[发明专利]小尺寸贴片印迹面积的功率半导体器件及制备方法

说明书

本发明主要涉及功率半导体封装，更确切地说，是设计一种具备小尺寸贴片印迹面积的功率半导体及其制备方法。具有一个基座，及分别粘附于基座的正面和背面的第一、第二芯片；和设于第一芯片正面的一个或多个互联片和设于第二芯片正面的一个或多个互联片；和包括包覆所述第一、第二芯片、及基座和各互联片的塑封体，其包覆方式为至少使每个互联片的一个侧缘面从塑封体的一个侧缘面中予以外露。

技术领域

本发明主要涉及功率半导体封装，更确切地说，是设计一种具备小尺寸贴片印迹面积的功率半导体及其制备方法。

背景技术

在功率晶体管的应用中，器件的整体尺寸及散热是两个重要的参数。通常通过暴露晶体管的一部分电极来改善器件的散热性能，但是实现过程往往难以控制，而且散热效果不佳。在一些开关电路，例如同步降压变流器、半桥式变流器和逆变器中，需要两个功率MOSFET以互补方式切换。

如图1A所示，美国专利US7485954B2公开了一种层叠式的双MOSFET封装。该集成电路封装包括：一个高端MOSFET管芯230，它跟第一传导接片210的耦合使得该高端MOSFET管芯230的漏极电耦合到第一传导接片210。第二传导接片243，它以复层关系电耦合到该高端MOSFET管芯230的源极。一个低端MOSFET管芯250，它跟第二传导接片243的耦合使得该低端MOSFET管芯250的漏极电耦合到第二传导接片243。高端MOSFET管芯230、低端MOSFET管芯250和第一传导接片210、第二传导接片243层叠设置，使得第二传导接片243同时接触高端MOSFET管芯230、低端MOSFET管芯250各自的一个电极，并且将高端MOSFET管芯230的顶面电极和低端MOSFET管芯250的底面电极连接到与第一传导接片210的底面共面的平面。

再如图1B，美国专利US8519520B2公开了一种联合封装高端和低端芯片的半导体器件及其制造方法，该器件中低端芯片200和高端芯片300分别粘贴在导电的引线框架100的两边，使低端芯片200的底部漏极电性连接载片基座110的顶面，高端芯片300的顶部源极通过对应的一些焊锡球311，电性连接在载片基座110的底面。低端芯片200的顶面电极和底面电极都通过电连接导体连接到与高端芯片300的底面电极共面的平面。该发明中由于低端芯片200、引线框架100的载片基座110、高端芯片300是立体布置的，能够减小整个器件的尺寸；将三者塑封之后，高端芯片300背面覆盖的金属层或导电金属贴片320，暴露设置在该半导体器件背面的封装体400以外，有效改善器件的散热性能。

从图1A～1B的现有技术来看，这样的布局并不能使散热达到最佳，尤其是，器件自身占有比较大的印迹面积，例如引脚或金属片的立体高度和平面尺寸，导致器件在用于贴片的PCB电路板上占用大量面积，而无法提高PCB的集成度来降低PCB整体面积，导致内置该些器件的终端设备体积过大。

发明内容

本发明揭示了一种功率半导体器件，包括：一基座，及分别粘附于基座的正面和背面的第一、第二芯片；设于第一芯片正面的一个或多个互联片和设于第二芯片正面的一个或多个互联片；一包覆所述第一、第二芯片、及基座和各互联片的塑封体，其包覆方式为至少使每个互联片的一个侧缘面从塑封体的一个侧缘面中予以外露；第一芯片的正面设置有第一电极和第二电极、第二芯片的正面设置有第三电极和第四电极，第一、第二芯片各自背面的电极通过导电材料分别对应粘附在基座的正面和背面。

上述功率半导体器件，基座的一个侧缘面与每个互联片的外露于塑封体的侧缘面共面，也从塑封体的用于外露出互联片侧缘面的该侧缘面中予以外露。

上述功率半导体器件，基座的被塑封体包覆在内而没有侧缘面外露。

上述功率半导体器件，设于第一芯片正面的至少一个互联片的一个顶面从塑封体的顶面中外露。

上述功率半导体器件，设于第一芯片正面的每个互联片的顶面均被塑封体包覆在内。