[发明专利]时钟控制电路与方法

说明书

技术领域

本发明涉及由处理器使用的时钟信号的控制，特别地，涉及在需要时选择性地进行周期挪用。

背景技术

利用设计和制造技术以缩小晶体管尺寸已经取得成功，从而可以在单个的集成电路(IC)上，如片上系统(SoC)上，集成越来越多的晶体管。技术的演进同时引入了显著的挑战，比如高缺陷率和器件参数变化。此种变化改变了CMOS电路的传输延迟，进而导致IC的功能失效。

传统的SoC设计方法通过考虑“最劣值”(WC)运行条件来满足计时需求，导致最高运行频率降低，以及面积和功率开销的增大。

另一种“典型值”设计方法在面积和性能、耗能之间提供了一种更佳的平衡。然而，典型状况设计的不利是计时误差。当动态运行环境(如温度/电压)发生变化时，关键通路上的计时余量减小；或者由于老化而导致电路慢于典型运行频率时，即可能发生计时误差。

因此，存在着对于变化耐受的结构解决方案的需求，以提供优于最劣值的设计IC，从而提升设计规格(速度、面积、功耗)，而无需承受功能失效。

在中央处理单元(CPU)架构中，已经使用过较多技术来克服以上所述的计时问题，从而处理器得以正确地运行且变得对于变化耐受。

最早的技术之一指向Razor，其基于CPU中的误差检测和恢复，例如暂停所有在途的处理级(或时间借用)并等待最慢的处理级完成其运算或允许指令重新执行。这种方法在Dan Ernst Razor的“Circuit-Level Correction Of Timing Errors For Low-Power Operation”，Proceedings of the 36th International Symposium on Microarchitecture MICRO-362003中进行了披露。

这种暂停动作保证了在后的指令在缺损指令恢复之后才继续其下一个在途处理级。

图1所示的是一种已知的架构，其利用了Razor触发器通过时钟控制来检测误差和恢复。

这种技术的不利之处在于反馈信号，其需要在非常短的时间(在运用Razor电路时为一个时钟周期的50％)内被传送到所有在途的处理级。

在大CMOS管芯中，在途处理级之间相距数毫米，实现起来会有困难。此外，在复杂的微处理器中将会变得完全不可行，因为可能需要几个时钟周期来将时钟信号通过时钟分配网络进行传送，而这些不可能仅在一个周期内完成。

运用类似Razor的技术还会给CPU面积带来20％至30％的增长。这是因为Razor触发器的面积典型地大于2倍的通常主从触发器的面积。

另一种技术是误差预测。Toshinori Sato在“A Simple Flip-Flop Circuit for Typical-Case Designs for DFM”，ISQED2007中，提出了一种对于Razor方法的架构的变体，以简化设计。其想法是包括两个具有相同时钟(去除了在Razor中由于延迟时钟而出现的短通路问题)的触发器，但是看守触发器在数据通路中具有延迟缓冲器。如果电压持续下降，或者频率进一步上升，该电路则预测数据通路失效。

该技术不能探测到检测窗口(延迟缓冲器)以外的误差。同样的，如果该技术用于进程补偿，则在主触发器中会出现变化稳定性的问题。

传统地，误差检测和确定应当在一个或半个时钟周期内完成，对于大的处理器来说较难实现，而上述的方法未能解决此问题。

发明内容

根据本发明的实施方式，提供如权利要求所述的装置与方法。

根据本发明的一个方面，提供一种用于控制处理系统所使用的时钟信号的时钟控制电路，所述处理系统接收处理指令，所述时钟控制电路包括：

传感器结构，用于感测进程或环境变化，并据以确定是否需要时钟周期挪用；

检测器结构，用于确定处理指令在处理系统中是否使用关键通路；以及

时钟控制单元，用于当传感器结构确定需要时钟周期挪用和当检测器结构确定处理指令使用关键通路时，执行时钟周期挪用。

本发明的电路可用于通过分析处理指令来预测误差，而不是检测误差。示例地，这种分析可以在处理进程使用指令之前一或两个时钟周期进行，以避免计时问题。这种预测可以与处理器的其他单元并行执行，以给予预测更多的时间。