[发明专利]一种GEPON光中继器核心电路实现装置有效

专利信息
申请号: 201410138212.6 申请日: 2014-04-04
公开(公告)号: CN104954074B 公开(公告)日: 2017-09-26
发明(设计)人: 胡红明;杨永祥;杨兆军;陈文;李洪波;李涛;毛志松 申请(专利权)人: 贵州电网公司六盘水供电局
主分类号: H04B10/299 分类号: H04B10/299
代理公司: 暂无信息 代理人: 暂无信息
地址: 553001 贵州省*** 国省代码: 贵州;52
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摘要:
搜索关键词: 一种 gepon 中继 核心 电路 实现 方法
【说明书】:

技术领域

发明涉及一种能够通用于各GEPON厂商(包含各种GEPON设备生产厂商和芯片供应商)生产的GEPON设备的光功率增强设备核心电路实现装置;采用3R放大整形技术,可网管,可级连组网,能够大幅度延伸GEPON的传输距离,增加光分支数;

背景技术

如图1所示,一套典型的GEPON系统由位于局端的光线路终端(OLT,Optical Line Terminal)和若干个位于远端的光网络单元(ONU,Optical Network Unit)组成,OLT和ONU之间由无源光分配网(ODN,Optical Distribution Netwrok)连接,采用点到多点(P2MP,Point to Multi Point)的拓补结构。一般在ODN中使用光分路器(Optical Splitter)来实现一点到多点的分光功能,由于GEPON具有成本低,功能强大,组网灵活等特点,所以逐渐成为光接入网的主流技术,尤其是具有保护倒换功能的GEPON设备,在光纤环路断裂时可以自动倒换到备用线路,具有非常高的可靠性,具备了光传输设备的一些特征,可以替代部分光传输设备,但是按照GEPON标准规定,GEPON的传输距离只有20公里,这就在很大程度上限制了GEPON的应用范围,如何克服GEPON的距离限制,并扩大ODN的分支比,使OLT的PON口可以连接更多的ONU,具有非常重要的现实意义。

由于GEPON采用点对多点拓补结构,每一个光分支都会消耗一部分光功率,所以GEPON线路的光功率预算非常紧张,这是限制GEPON传输距离和分支数的重要原因。在工业控制中的手拉手组网方式应用中,大量使用一分二分光器,这样分光器的级数就很多,可达十级以上。这种网络结构光功率分配很不均匀,整个光网络前级的光功率分配比较多,越到后面,可分的光功率越来越少,限制了每个PON口所能接入的ONU数量,一般在这种组网结构中,每个PON口只能接入10个ONU,而在电信运营网络中,每个PON可轻松接入32个ONU,所以在工业控制应用中,更加需要一种能够解决GEPON光链路功率不足的技术。

本方法采用3R技术,即再放大(re-amplifying)、再整形(re-shaping)和再定时(re-timing)。经再生后的输出脉冲,完全消除了附加的噪声和畸变,即使在由多个中继器组成的级连系统中,噪声和畸变也不会积累,充分地发挥了数字光通信作为长距离通信的最大优点。

通用的解决GEPON光链路功率不足的办法是采用光纤放大器。但由于光纤放大器价格昂贵,功耗大,体积大,在配网应用中不具备实用性,同时光纤放大器属于1R设备,即只能增强光功率,不能进行信号整形和时钟再定时,难以级连应用,限制了GEPON的传输距离范围。在一些要求更长距离的GEPON组网需求中,一级中继器放大量往往不够,本发明采用光中继技术,并采用3R放大整形技术,可以级连组网,实现了光信号的多级放大(如图2所示),级连级数在3级以上,比单级中继器放大倍数提高数百至数万倍,极大的扩大了GEPON的光链路预算,可从根本上解决GEPON光链路功率不足的问题。

发明内容

针对现有技术中GEPON的发展带来的问题,本发明的主要目的在于提供一种GEPON光中继器核心电路实现装置,通过采用3R放大整形技术以及级联组网来达到上述目的。

本发明涉及一种通用型GEPON光功率增强设备核心电路实现装置;采用3R放大整形技术,可网管,可级连组网,可实现光信号的多级放大;包括高速SERDES(串并并串变换),上行数据接收检测,FIFO(先入先出缓冲存贮器)控制器,FIFO,上行前导比特恢复电路,上行激光器发送使能控制,CPU,上下行接收和发射组件,上行前导比特恢复电路、下行数据检测电路等功能模块;其中,上、下行的接收和发射组件连接高速SERDES,所述高速SERDES连接FIFO,所述FIFO一端连接CPU,另一端连接所述FIFO控制器,还有一端连接上行前导比特恢复电路/下行数据检测电路,然后通过另一高速SERDES连接到上、下行的发射和接收组件,其中,上行通道在所述FIFO和高速SERDES之间还连接有上行数据接收检测模块,所述上行数据接收检测模块和下行数据检测电路连接到FIFO控制器。

本实现装置包含两片完全独立的SERDES芯片,每片SERDES芯片都具备完整的串并以及并串变换功能,从而上、下行信号都经过各自的SERDES电路和缓冲存贮器以及时钟变换电路处理,以保证3R放大整形得以实现。

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