[发明专利]一种半导体器件的制造方法

说明书

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。

背景技术

在半导体技术领域中，应力工程是器件性能提升的最重要的因素之一。随着半导体技术的工艺节点发展到90nm以下，应力对器件性能的影响变得不容忽视。而对于高密度集成电路而言，对CMOS器件的性能提升的要求越来越迫切。

在不同的方向，应力对NMOS和PMOS器件的性能的影响是不同的。图1示意了通过应力改善PMOS和NMOS的性能时所需的应力的方向，其中，图1A示意了提升NMOS的性能所需的应力，图1B示意了提升PMOS的性能所需的应力。可见，在X方向（沟道长度方向），张应力可以提升NMOS的性能，压应力可以提升PMOS的性能；而在Y方向（沟道宽度方向），张应力既可以提升NMOS的性能，也可以提升PMOS的性能。

在现有技术中，如图2所示，扩散地形工程（diffusion topography engineering；DTE）技术用来通过使浅沟槽隔离（STI）向沟道施加压应力来提升MOS器件的性能。其中，图2A为器件沿Y方向的TEM图，图2B为DTE技术的应力模拟图。然而，在这一技术方案中，由于DTE过程在沟道长度方向产生的张应力，使得PMOS在沟道长度方向的压应力被释放，因而导致PMOS的性能存在一定的下降。严重时，PMOS的性能将无法满足实际需要。

因此，如何使半导体器件中的NMOS和PMOS的性能均满足实际需要，已成为现有技术中亟待解决的一个技术问题。为解决这一技术问题，本发明提出一种新的半导体器件的制造方法。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法，可以保证半导体器件中的NMOS和PMOS的性能均满足实际需要。

本发明实施例提供一种半导体器件的制造方法，所述方法包括：

步骤S101：提供半导体衬底，在所述半导体衬底上定义有源区；

步骤S102：在所述半导体衬底上形成扩散阻挡层；

步骤S103：对所述扩散阻挡层进行刻蚀，保留所述扩散阻挡层位于PMOS的沟道长度方向的部分，去除所述扩散阻挡层位于其他区域的部分；

步骤S104：进行扩散地形工程处理以提高NMOS的沟道长度方向、NMOS的沟道宽度方向以及PMOS的沟道宽度方向的张应力，其中，所述扩散阻挡层被保留的部分抑制所述扩散地形工程处理对PMOS的沟道长度方向的张应力增强作用。

可选地，在所述步骤S102中，所述扩散阻挡层为压应力薄膜；并且，在所述步骤S104中，在进行扩散地形工程处理的同时，所述扩散阻挡层被保留的部分的压应力被转移到PMOS的沟道长度方向。

可选地，在所述步骤S102中，所述压应力薄膜的材料为压应力氮化硅。

可选地，在所述步骤S102中，形成所述扩散阻挡层的方法包括沉积法。

可选地，在所述步骤S103中，所述刻蚀包括干法刻蚀。

可选地，在所述步骤S104中，所述扩散地形工程处理在含氢气的退火条件下进行。

可选地，在所述步骤S104中，所述扩散地形工程处理的持续时间为5-120秒。

可选地，在所述步骤S104之后还包括步骤S105：

去除所述扩散阻挡层被保留的部分。

可选地，在所述步骤S105中，去除所述扩散阻挡层被保留的部分所采用的方法为湿法剥离。

可选地，在所述步骤S105之后还包括步骤S106：在所述有源区形成NMOS和PMOS。

本发明的半导体器件的制造方法，通过在PMOS的沟道长度方向设置扩散阻挡层之后，进行扩散地形工程处理，可以在提高NMOS的沟道长度方向、NMOS的沟道宽度方向以及PMOS的沟道宽度方向的张应力的同时，阻挡对PMOS的沟道长度方向的张应力增强作用，因而可以提高NMOS和PMOS器件的性能，进而提高整个半导体器件的性能。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1为通过应力改善PMOS和NMOS的性能时所需的应力的方向的示意图；其中，图1A示意了提升NMOS的性能所需的应力，图1B示意了提升PMOS的性能所需的应力；

图2为现有技术中的DTE技术的原理图；其中，图2A为现有技术中的一种器件沿Y方向的TEM图，图2B为DTE技术的应力模拟图；