[发明专利]用于接地参考单端存储器互连的系统

说明书

技术领域

本发明涉及数字信令，并且更具体地，涉及接地参考单端信令。

背景技术

连续几代的计算系统典型地要求较高性能以及在许多情况下经减小的大小和经降低的整体功耗。典型的计算系统包括中央处理单元、图形处理单元以及高容量存储器子系统，诸如一个或多个动态随机存取存储器(DRAM)设备。为了达到高水平的集成和小型化，常规计算系统将一个或多个通用中央处理单元(CPU)核心和一个或多个图形处理单元(GPU)核心集成在耦连到一个或多个DRAM芯片的单个处理器系统芯片上。典型地实现一个或多个层级的高速的高速缓存存储器以降低与访问存储在DRAM中的数据相关联的相对长的平均时延。第一级高速缓存典型地布置为物理上紧密靠近处理器系统芯片内的每个核心，以提供对经高速缓存的数据的相对快速的访问。附加的高速缓存存储器级可以以离每个核心增加的物理距离集成在处理器系统芯片中，以在每个第一级高速缓存与DRAM之间提供较大但典型地稍慢的高速缓存存储器池。

常规的片上互连信令表征为具有相对慢的传播速度，即使是在较高的金属水平下。对于将处理器核心互连到高速缓存存储器所要求的较长片上迹线(trace)而言，相对慢的传播速度变得日益显著。因此，高速缓存存储器与相关的处理器核心之间的增加的物理距离也增加访问时延，其可导致系统性能的整体降低。

因此，存在对于改进信令和/或与现有技术相关联的其他问题的需要。

发明内容

提供了用于传送信号的系统。系统包括第一处理单元、高速缓存存储器以及封装。第一处理单元包括第一接地参考单端信令(GRS)接口电路，并且第二处理单元包括第二GRS接口电路。高速缓存存储器包括第三和第四GRS接口电路。封装包括将第一GRS接口耦连到第三GRS接口并且将第二GRS接口耦连到第四GRS接口的一个或多个电迹线，其中第一GRS接口电路、第二GRS接口、第三GRS接口和第四GRS接口电路每个配置为通过将一个迹线与接地网络之间的电容器放电来沿一个或多个电迹线中的一个迹线传送脉冲。

附图说明

图1A示出根据一个实施例的接地参考单端信令(GRS)系统，其基于飞跨电容器电荷泵实现GRS传送器；

图1B示出根据一个实施例的、预充电状态和两个不同的数据依赖型驱动状态中的数据驱动器的操作；

图1C示出根据一个实施例的、基于双电容器式电荷泵实现GRS传送器的GRS系统；

图1D示出根据一个实施例的、预充电状态中的数据驱动器的操作；

图1E示出根据一个实施例的、不同的数据依赖型驱动状态中的数据驱动器的操作；

图1F示出根据一个实施例的、基于飞跨电容器电荷泵的接地参考单端数据驱动器的操作；

图1G示出根据一个实施例的、基于双电容器式电荷泵的接地参考单端数据驱动器的操作；

图2A示出根据一个实施例的示例性接地参考单端接收器；

图2B示出根据一个实施例的、配置为解多路复用传入数据的示例性接地参考单端接收器；

图3示出根据一个实施例的、配置为实现接地参考单端信令的示例性收发器对；

图4A示出根据一个实施例的、配置为通过信号线将两个芯片互连的多芯片模块封装的横截面；

图4B示出根据一个实施例的、配置为通过嵌入多芯片模块封装内的信号线传送数据的接地参考单端信令系统；

图5A示出根据一个实施例的、包括与两个存储器电路互连以形成点对点拓扑的两个处理器的多芯片模块；

图5B示出根据一个实施例的、包括经互连以形成点对点拓扑的两个或更多个存储器库和两个或更多个处理器核心的多芯片模块；

图5C示出根据一个实施例的、包括通过路由(router)电路与两个存储器电路互连的两个处理器的多芯片模块；

图5D示出根据一个实施例的、包括通过两个路由电路的网络与四个存储器电路互连的四个处理器的多芯片模块；

图5E更详细地示出根据一个实施例的路由电路；

图5F示出根据一个实施例的、通过多芯片模块封装耦连到存储器电路的多芯片模块内的处理器的横截面视图；

图5G示出根据一个实施例的、用于组织存储器芯片信号用于堆叠的示例性技术；以及

图6示出在其中可实现各先前实施例的各架构和/或功能性的示例性系统。

具体实施方式