[发明专利]鳍式场效应晶体管的形成方法

说明书

技术领域

本发明涉及半导体技术领域，特别涉及一种鳍式场效应晶体管的形成方法。

背景技术

随着半导体工艺技术的不断发展，工艺节点逐渐减小，传统的栅介质层不断变薄，晶体管漏电量随之增加，引起半导体器件功耗浪费等问题。为解决上述问题，现有技术提供一种将金属栅极替代多晶硅栅极的解决方案。其中，“后栅（gate last)”工艺为形成高K金属栅极晶体管的一个主要工艺。但是当器件的特征尺寸进一步下降时，即使采用后栅工艺，常规的MOS场效应管的结构也已经无法满足对器件性能的需求，鳍式场效应晶体管（Fin FET）作为一种多栅器件得到了广泛的关注。

由于集成电路中，不同的器件的工作电压不同，需要形成不同厚度的栅介质层，栅介质层厚度较薄的高K金属栅极晶体管一般被应用于集成电路中的工作电压较低的核心区的核心器件中，例如逻辑器件中；而栅介质层厚度较厚的多晶硅栅极晶体管一般被应用于工作电压较高的外围区的外围电路中，例如输入/输出器件。

现有技术中一般同时形成所述核心区和外围区的鳍式场效应晶体管，但是在同时形成核心区和外围区的鳍式场效应晶体管的过程中，很难准确控制外围区的鳍式场效应晶体管的栅介质层的厚度，导致所述外围区的鳍式场效应晶体管的电性参数不能满足要求。

发明内容

本发明解决的问题是提供一种场效应晶体管的形成方法，提高对鳍式场效应晶体管的栅介质层厚度的准确性。

为解决上述问题，本发明提供一种场效应晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底包括第一区域和第二区域，所述第一区域上形成有第一鳍部，所述第二区域上形成有第二鳍部，所述半导体衬底上还形成有隔离层，所述隔离层的表面低于第一鳍部和第二鳍部的顶部表面；在第二鳍部上形成阻挡层；在第一区域上形成横跨所述第一鳍部的第一伪栅结构；在第二区域上形成位于阻挡层表面并横跨所述第二鳍部的第二伪栅结构；在所述半导体衬底上形成介质层，所述介质层的表面与所述第一伪栅结构和第二伪栅结构齐平；去除所述第一伪栅结构形成第一凹槽，所述第一凹槽暴露出第一鳍部的表面，去除所述第二伪栅结构形成第二凹槽，所述第二凹槽暴露出第二鳍部上的阻挡层；在所述第一凹槽内形成位于第一鳍部表面并横跨第一鳍部的第一栅极结构，在所述第二凹槽内形成位于阻挡层表面并横跨第二鳍部的第二栅极结构。

可选的，所述阻挡层的材料为绝缘介质材料。

可选的，所述阻挡层的材料为氮化硅或氮氧化硅。

可选的，在所述第二鳍部上形成所述阻挡层的方法包括：在所述半导体衬底上形成覆盖第一鳍部和第二鳍部的阻挡材料层；去除位于第一区域上的阻挡材料层，形成位于第二鳍部上的阻挡层。

可选的，形成所述阻挡材料层的方法包括化学气相沉积工艺、原子层沉积工艺或去耦等离子体氮化工艺。

可选的，在形成所述阻挡层材料层之前，在所述第一鳍部和第二鳍部表面形成第一氧化层。

可选的，采用热氧化工艺形成所述第一氧化层。

可选的，所述第一氧化层的材料为氧化硅。

可选的，还包括：去除位于第一区域上的阻挡材料层后，去除位于第一鳍部表面的第一氧化层。

可选的，还包括在去除所述第一伪栅结构之后，去除所述第一氧化层，暴露出第一鳍部的表面。

可选的，所述第一伪栅结构包括第一伪栅极，所述第二伪栅结构包括第二伪栅极。

可选的，所述第一伪栅结构包括第一伪栅介质层和位于所述第一伪栅介质层表面的第一伪栅极；所述第二伪栅结构包括第二伪栅介质层和位于所述第二伪栅介质层表面的第二伪栅极。

可选的，其特征在于，所述第一伪栅极的材料为多晶硅，所述第二伪栅极的材料为多晶硅。

可选的，所述第一伪栅介质层的材料为氧化硅，所述第二伪栅介质层的材料为氧化硅。

可选的，还包括：在形成所述第一栅极结构之前，在所述第一鳍部表面形成界面层。

可选的，采用热氧化工艺形成所述界面层。

可选的，所述界面层的材料为氧化硅。

可选的，所述湿法刻蚀工艺去除所述第一伪栅结构和第二伪栅结构。

可选的，在所述湿法刻蚀工艺中，所述第一伪栅结构、第二伪栅结构与阻挡层之间具有较高的刻蚀选择比。

可选的，同时形成所述第一栅极结构和第二栅极结构，所述第一栅极结构包括位于第一鳍部表面的第一栅介质层和位于所述第一栅介质层表面的第一栅极，所述第二栅极结构包括位于阻挡层表面的第二栅介质层和位于所述第二栅介质层表面的第二栅极。