[发明专利]一种应变垂直MOS器件的制造方法

说明书

技术领域

本发明属于纳米电子器件制造领域，涉及运用应力衬垫技术形成应变沟道半导体器件的方法，具体涉及一种应变垂直MOS器件的制造方法。

背景技术

随着半导体器件尺寸不断缩小，通过等比例缩小器件尺寸来提高器件性能的方法即将接近极限，短沟道效应和亚阈性能退化亦限制了器件尺寸的进一步缩小。因此，众多研究致力于新结构和新工艺来满足纳米尺寸条件下芯片对器件特性的要求。在目前提出的所有MOSFET器件结构中，围栅MOSFET的栅极完全环绕沟道，具有最强的短沟道效应抑制能力和电流驱动能力，将成为纳米尺寸技术结点集成电路最具有前景的器件结构。

围栅MOSFET制造方法主要采用自顶向下方法。采用标准的CMOS工艺，即光刻、刻蚀、薄膜淀积和金属化。沟道垂直于硅晶片的围栅MOSFET，由于其沟道长度不受光刻精度限制，易于实现三维集成和高集成度等优点，具有更大的发展前景。

近年来，MOSFET器件最引人注目的成就之一是应变沟道技术。在器件沟道中引入晶格应变，相比于常规技术有以下三方面的优势（l）提高载流子迁移率；（2）增加跨导；（3）增强电流驱动能力。因此，采用栅长不变的应变Si沟道技术可以解决由于尺寸缩小引起迁移率降低的问题，可以继续维持Moore定律。作为应变硅技术的一种，运用应力衬垫致应变技术得到了业界的广泛关注。通过在NMOS与PMOS上分别淀积高张应力、高压应力的氮化硅薄膜，可以有效提高载流子迁移率，从而提高器件性能。

发明内容

本发明的目的是提供一种应变垂直MOS器件的制造方法，其解决了由于尺寸缩小引起器件性能退化的问题，有效提高载流子迁移率，从而提高器件性能。

为了实现上述目的，本发明采用以下技术方案予以实现：

（1）在半导体衬底上进行涂胶、前烘、曝光、显影、坚膜，完成图形转移；

（2）对完成图形转移后的半导体衬底进行金属溅射、剥离，利用lift-off技术形成金属掩膜；

（3）采用等离子体耦合技术对形成金属掩膜后的半导体衬底进行刻蚀，形成硅柱；

（4）采用干法氧化、湿法刻蚀减小硅柱直径至小于30纳米，然后高温退火制备硅纳米线；

（5）在半导体衬底上硅纳米线的周围生长用作场效应晶体管的栅介质的氧化层；

（6）在氧化层外淀积多晶硅，并对多晶硅采用离子注入法进行重掺杂、退火，激活杂质离子，并以氮化硅层为掩蔽，刻蚀形成环状栅极；

（7）在环状栅极外围淀积应力氮化硅薄膜，形成应力层，以金属Al为掩蔽层，刻蚀应力层；

（8）对半导体衬底进行离子注入，形成漏端n-掺杂区；

（9）在半导体衬底上淀积氧化硅，以金属Al为掩蔽刻蚀氧化硅介质层，对半导体衬底的外围环状区域进行离子注入，形成漏端n+掺杂区；

（10）在半导体衬底上淀积多晶硅，形成多晶硅层，刻蚀掉氮化硅层，对硅纳米线上部进行P+离子注入，形成Halo掺杂结构；对硅柱进行n型离子注入，高温退火，形成源端；

（11）在半导体衬底表面淀积氧化硅层，并采用化学机械平坦化方法进行平坦化，以光刻胶为掩蔽层，淀积金属和合金，得到应变垂直MOS器件。

所述半导体衬底的材料为Si、Ge、GaAs或II-VI、III-V、IV-IV族的二元或三元化合物半导体。

所述半导体衬底的材料为p型Si或n型Si。

所述步骤（1）中涂胶采用ZEP520A型电子束正性光刻胶，胶层厚度为340nm；前烘的温度为180℃，时间为3min；曝光采用CABL9000C电子束曝光系统，曝光计量0.4μs；显影是在室温下、ZED-N50溶液中，显影1min；坚膜是在120℃温度下后烘3min；步骤（2）中金属溅射采用多靶材溅射系统，并且溅射的金属采用金属Al。

所述步骤（3）中刻蚀采用干法刻蚀，并且是采用钝化/刻蚀的化学平衡方法来实现的。

所述步骤（4）中制备硅纳米线的具体过程为：在氮气气氛下，于1200℃下进行干氧氧化后腐蚀，并重复氧化、腐蚀的操作至硅柱直径小于30nm，再采用氢气退火以去除纳米线拐角。

所述步骤（5）中生长用作场效应晶体管的栅介质的氧化层的条件为：在900℃～1200℃下干法氧化，氧化层厚度为2～5nm。

所述步骤（6）中沉积采用低压化学气相进行淀积；采用离子注入法注入的离子为磷离子，退火是在氮气气氛中于900～1100℃下进行。