[发明专利]输入位宽可伸缩的编码/编解码存储系统

权利要求书

1.一种输入位宽可伸缩的编码存储系统，其特征在于，包括：

读写控制电路，用于将外部输入待编码数据和外部输入写使能数据传输至双端口存储器，其中，当n<m时，该读写控制电路将n位的外部输入待编码数据信号增加若干位从而转换为m位的数据信号[m-1:0]，并将其在第一端口输出；将n位的外部写使能信号转换为m位的写使能信号[m-1:0]，并将其在第二端口输出，其中，m为最大编码位宽，n为实际输入的待编码数据位宽；

存储器，其至少包括：存储阵列、第一端口和第二端口，其中，所述第一端口用于完成存储器读写操作功能，包括：

输入数据端口，连接至所述读写控制电路的第一端口，用于接收所述数据信号[m-1:0]；

输入写使能端口，连接至所述读写控制电路的第二端口，用于接收写使能信号[m-1:0]，其中，由输入数据端口输入的数据信号[m-1:0]被写入至存储器中存储阵列的预设位置；

输出数据端口，用于从预设位置读取待编码数据[m-1:0]；

编码电路(105)，其输入端口连接至存储器第一端口的输出数据端口，用于将所述数据信号[m-1:0]编码，编码后的信号为[m+k-1:0]，其采用编码机制的延时小于存储器的工作周期，k为校验位的位宽；

数据缓存器(108)，其输入端连接至所述编码电路(105)的输出端；

级联的一级地址缓存器(120)和二级地址缓存器(109)，其中，所述一级地址缓存器(120)的输入端连接至外部输入地址信号[i:0]；

级联的一级写使能缓存器(122)和二级写使能缓存器(110)，其中，所述一级写使能缓存器(122)的输入端连接至外部输入写使能信号[n-1:0]；

控制电路(111)，其四输入端分别输入外部输入地址信号[i:0]、外部输入写使能信号[n-1:0]、所述二级写使能缓存器(110)的输出、所述二级地址缓存器(109)的输出，用于避免所述第一端口和第二端口对同一地址进行写操作；

所述存储器的第二端口，用于将编码后的数据写入存储阵列，包括：

输入数据端口，连接至数据缓存器的输出端；

输入写使能端口，连接至所述控制电路(111)的输出端；

输入地址信号，连接至二级地址缓存器(109)的输出端；

其中，所述存储器第一端口、存储器第二端口、数据缓存器、一级地址缓存器、二级地址缓存器、一级写使能缓存器、二级写使能缓存器的输入时钟均连接至外界输入的时钟信号。

2.根据权利要求1所述的编码存储系统，其特征在于，所述存储器中，所述第一端口和第二端口的输入数据端口、输入写使能端口和输出数据端口均为[m+k-1:0]位端口；所述第二端口的输入地址端口为[i:0]位端口。

3.根据权利要求1所述的编码存储系统，其特征在于，所述编码电路(105)的编码方式为线性分组码。

4.根据权利要求1所述的编码存储系统，其特征在于：

对于所述一级写使能缓存器(122)，当时钟上升沿到来时，根据输入的写使能信号判断输入状态为写状态还是读状态，将输出的值更新为判断得出的写状态或读状态的值，用1比特数据表示；

对于所述二级写使能缓存器(110)，当时钟上升沿到来时，若一级写使能缓存器传输过来的信号是写状态，则输出数据的值的更新为写状态，若一级写使能缓存器传输过来的信号是读状态，则输出数据的值的更新为读状态。

5.根据权利要求1所述的编码存储系统，其特征在于，所述控制电路的控制逻辑包括：

步骤S510：判断第一端口的外部输入写使能信号以及二级写使能缓存器的状态是否都是写状态，如果为是，执行步骤S520，如果为否，执行步骤S530；

步骤S520：判断第一端口的外部输入地址信号和二级地址缓存器的输出信号是否相同，如果否，执行步骤S530，如果是，执行步骤S540；

步骤S530：输出到第二端口写使能输入端的信号来自二级写使能缓存器110，控制逻辑结束；

步骤S540，输出至第二端口写使能输入端的信号112置为读状态，控制逻辑结束。

6.根据权利要求1至5中任一项所述的编码存储系统，其特征在于，所述读写控制电路中：

当n≤m时，该读写控制电路将该m位的外部输入待编码数据信号由其第一端口输出，并同时将m位的外部写使能信号由其第二端口输出。