[发明专利]相变存储器阵列堆叠结构及其操作方法

说明书

技术领域

本发明涉及一种半导体技术领域，特别是涉及一种相变存储器阵列堆叠结构及其操作方法。

背景技术

相变存储器（Phase Change Memory,PCM，PCRAM）一般指的是基于某种硫系化合物薄膜的随机存储器。它是一种新型的非易失性存储器，被认为最有可能在不远的将来替代闪存（Flash）成为主流非易失性存储器。这是由于其操作电压低，读取速度快，可以位操作，写擦速度远远快于闪存，而且疲劳特性更优异，能够实现上亿次的循环写擦，制造工艺简单且与现在成熟的CMOS工艺兼容，从而能够很容易将其存储单元缩小至较小的尺寸。

单个的相变存储单元一般由相变电阻和选通单元组成。所述相变电阻由相变存储材料单元构成。其中，对单个的所述相变电阻的操作包括：

写入/擦除操作：主要通过选通单元输入电脉冲，从而产生焦耳热使相变存储材料在非晶态（材料呈高阻状态）与晶态（材料呈低阻状态）之间发生可逆相变而实现数据的写入/擦除；

读出操作：主要通过选通单元输入电流，然后通过测量电阻的状态来实现数据的读出。

由若干个相变存储单元组成的相变存储器一般包括相变存储阵列和外围控制电路。相变存储阵列由若干个相变存储单元组成，适于存储数据；外围控制电路适于驱动相变存储阵列工作，这里的外围电路主要包括读电路，也有某些公司在相变存储器的设计中将专门设计了存储块的擦写电路，并选通具体的相变存储单元进行操作。

在大容量的相变存储器中，相变存储阵列也比较大，存在较大的寄生电容。这样，驱动较大容量的相变存储器工作时候，不仅会产生较大的信号延时，而且也会带来更大的功耗。在传统的设计方法中，为了提供较快的存储器读写速度，将大容量相变存储器中的相变存储阵列分成若干容量较小的存储块BLOCK，针对每个存储块BLOCK需要设计相应的外围电路。这样，大容量相变存储器中由于每个存储阵列都会有自身的外围电路，相应地，这些外围电路就占用了大量的芯片面积。使得相变存储器芯片面积过大，成本提升。

因此，有必要对相变存储器阵列结构进行优化，从而实现在不增大存储器信号延时的同时最大限度的提升存储阵列在存储器中所占面积的比例，从而降低芯片成本。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种相变存储器阵列堆叠结构及其操作方法，用于解决现有技术中提升存储阵列在存储器中所占面积的比例，从而降低芯片成本的问题。

为实现上述目的及其他相关目的，本发明提供一种相变存储器阵列堆叠结构，所述相变存储器阵列堆叠结构至少包括：

若干相变存储块、全局位线、本地位线、块位线、第一选通门和第二选通门；

其中，每块所述相变存储块中包括至少四列相变电阻，每列中所述相变电阻分别对应连接至一根块位线，所述块位线分别连接一个第二选通门，至少两个第二选通门连接至同一根本地位线，至少两根所述本地位线通过一个所述第一选通门连接至所述全局位线。

优选地，所述相变存储器阵列堆叠结构还包括块字线，所述相变存储器阵列堆叠结构还包括至少两行相变电阻，每行所述相变电阻分别对应连接至一根块字线。

优选地，所述相变电阻的一端按每列相连并连接至对应的第二选通门，另一端按每行相连并连接至对应的字线。

优选地，所述相变存储器阵列堆叠结构包括至少两列相变存储块，每列相变存储块中的每块相变存储块对应连接的本地位线共同连接至同一第一选通门。

优选地，所述相变存储器阵列堆叠结构还包括第一放电单元和第二放电单元，所述第一放电单元对应每个相变电阻所在的块位线连接且接地，适于在所述相变存储块对应的块位线没有被选通时放电，所述第二放电单元对应每一第二选通门连接且接地，适于在所述本地位线没有被选通时放电。

优选地，所述每一块位线的一端连接所述第二选通门，另一端连接第二放电单元，所述第二放电单元为一NMOS晶体管，其漏极与所述块位线连接，其源极接地。

优选地，所述每一相变电阻的一端连接所述块位线，另一端连接所述第一放电单元，所述第一放电单元为一NMOS晶体管，其漏极与所述相变电阻连接，其源极接地。

本发明的技术方案还提供了一种相变存储器阵列堆叠结构的操作方法，包括：

提供如上所述的相变存储器阵列堆叠结构；

提供第二选通门信号给被选通的相变存储块对应的所述第二选通门；

提供块选中信号给被选通的相变存储块；

在块选中信号的控制下提供第一选通门信号给被选通的相变存储块所连接的所述第一选通门；