[发明专利]一种双重图形及半导体器件结构的制作方法

说明书

技术领域

本发明属于半导体制造领域，特别是涉及一种双重图形及半导体器件结构的制作方法。

背景技术

随着半导体技术的不断进步，器件的功能不断强大，随之而来的是半导体制造难度的与日俱增。目前，在32nm及其以下技术节点上，应用于关键层次的光刻工艺，由于其所需的分辨率指标已经超过现有的光学光刻平台的极限能力，业界采用了多种技术方案来解决该技术问题，而根据ITRS路线图所示，双重图形化技术（Double Patterning Technology，简称DPT）、极紫外线技术（EUV）、电子术直写（EBL）等技术方案都被业界寄予了厚望。

其中，双重图形化技术（DPT）是将一套高密度的电路图形分解拆分为两套或多套密集度较低的电路图，然后将它们印制到目标晶圆上。双重图形曝光有多种不同的实现方法，不过基本步骤都是先印制一半的图形，显影，刻蚀；然后重新旋涂一层光刻胶，再印制另一半的图形，最后利用硬掩膜或选择性刻蚀来完成整个光刻过程。

栅极线宽是半导体器件的主要参数之一。减小线宽可以提高集成度以及减小器件尺寸。作小线宽栅极的光刻工艺会产生线端收缩(line-end shortening)。栅极线宽越小，线端收缩越严重。传统的方法是在光掩模上进行光学临近效应修正(optical proximity correction,OPC)来矫正线端收缩。当线端收缩太严重，所需光学临近效应修正的修正量太大，以至于在光掩模上相邻两个线端图形形成重叠，导致光学临近效应修正方法失效。在这种情况下，就不得不增加一步线端切割工艺(line-end cut)。栅极线端切割工艺是在形成重叠线端的栅极线条之后，通过利用切割掩模版增加的线端切割光刻和线端切割刻蚀工艺来切断重叠的相邻两个线端光刻是通过对准、曝光等一系列步骤将目标图案转移到衬底上的工艺过程。但随着集成电路制造技术的不断发展，半导体器件的特征尺寸越来越小，单层曝光已不能满足对分辨率的要求，双层曝光能很好的解决分辨率的要求。

如图1～图2所示，现有的一种线端切割工艺均采用宽度较小的切割窗口实现，然而，对于相邻的两排栅极线端101，采用两个宽度较小的切割窗口102实现切割，两个切割窗口102之间的距离受到如曝光或者工艺线宽等影响，两个切割窗口102之间的必须具有一个较大的距离才能保证曝光和刻蚀的精度，如此，相邻的两排栅极线端101之间的距离受到切割窗口102之间距离的限制，其距离也必须适应的增大，从而严重降低电路的集成度。

因此，提供一种能够有效对栅极线端进行切割且能提高电路集成度的方法实属必要。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种双重图形及半导体器件结构的制作方法，用于解决现有技术中由于切割窗口之间距离的限制而导致电路集成度严重降低的问题。

为实现上述目的及其他相关目的，本发明提供一种双重图形，包括：

第一掩膜，具有相隔排列的至少两排条状图形阵列，各排条状图形阵列包括多个间隔排列的条状图形，且各该条状图形的端部对应为待切割区域；

第二掩膜，其于第一掩膜的相邻两排条状图形阵列间具有切割窗口，且该切割窗口同时覆盖于所述两排条状图形阵列中各条状图形的端部。

作为本发明双重图形的一种优选方案，所述第一掩膜中，相邻两排条状图形阵列中的多个条状图形呈错位排列。

作为本发明双重图形的一种优选方案，所述第一掩膜及第二掩膜包括透明基板以及图形化的遮光层。

本发明还提供一种基于双重图形的半导体器件结构的制作方法，包括以下步骤：

1）提供表面覆盖有结构层的半导体衬底；

2）藉由所述第一掩膜于所述结构层表面形成第一光刻图形，通过该第一光刻图形将所述结构层刻蚀成具有相隔排列的至少两排条状结构阵列，且各条状结构阵列包括多个间隔排列的条状结构；

3）去除所述第一光刻图形；

4）藉由所述第二掩膜形成第二光刻图形，通过该第二光刻图形同时将相邻的所述两排条状结构阵列中各条状结构的端部刻蚀去除。

作为本发明的半导体器件结构的制作方法的一种优选方案，所述结构层为介质层、多晶硅层、金属层中的一种或两种以上的叠层。

作为本发明的半导体器件结构的制作方法的一种优选方案，相邻两排条状结构阵列中的多个条状结构呈错位排列。

作为本发明的半导体器件结构的制作方法的一种优选方案，步骤2）所述第一光刻图形为图形化的光致抗蚀剂层。