[发明专利]XLGMII接口多通道降频DIC机制的实现方法及装置

说明书

技术领域

本发明涉及通信技术领域，具体是涉及一种XLGMII接口多通道降频DIC机制的实现方法及装置。

背景技术

IEEE(Institute of Electrical and Electronics Engineers，电气电子工程师学会)802.3ba协议中规定，40Gbps以太网数据链路层与物理编码子层间的可选XLGMII(40Gigabit Media Independent Interface，媒体介质无关接口)接口为64比特数据位宽的数据和8比特数据位宽的控制码。每一比特的控制码对应8比特数据位宽的数据，这样就将64比特的数据分为8个8比特数据位宽的虚拟逻辑通道。

DIC(Deficit Idle Count，空闲字符计数)是IEEE802.3协议中规定以太网数据包之间插入以太网帧间隔数目的一种机制，为了满足带宽要求，需要在传输的数据包与数据包之间根据DIC机制有规律的插入一定数量的IPG(Inter-Packet Gap，包间隙)。协议中对于PCS(Physical Coding Sublayer，物理编码子层)层插入Alignment(对齐)模块的描述是每隔16383个数据块定时插一个对齐标记，但是在实际工程实现过程中，PCS层中的数据流是不能出现未知状态的，如果设计中在16383数目的码块后插对齐模块的话，那就必须将前一拍的码块用FIFO(First Input First Output，先入先出队列)寄存，这样在经过相当长一段时间后FIFO将满，导致流控机制难以实现，我们也不希望在XLGMII接口中引入几个协议规定外的管脚。由于带宽达到40Gbps，如果使用单一64比特的数据位宽，XLGMII接口时钟频率达到625MHZ，这么高频率的XLGMII接口时钟在实际工程中难以实现。

发明内容

本发明的目的是为了克服上述背景技术的不足，提供一种XLGMII接口多通道降频DIC机制的实现方法及装置，容易实现流控机制，能够降低XLGMII接口的时钟频率，实现以太网高速接口设计；在不影响IEEE协议实现功能的情况下，能够简化PCS模块中对齐子模块的设计复杂度，同时保证传输数据带宽。

本发明提供一种XLGMII接口多通道降频DIC机制的实现方法，包括以下步骤：

S1、在数据包发送完时，根据余留逻辑通道数插入相应包间隙IPG数目，以保证空闲字符计数DIC值调整后，0＜DIC≤12；将根据DIC规则插入的IPG数目与12做比较，当插入的IPG数目大于12时，当前DIC值减去IPG数目与12之间的差值；当插入的IPG数目小于12时，当前DIC值增加IPG数目与12之间的差值；将单通道拓展成四通道，XLGMII数据位宽为256比特，接口频率由625MHZ降低到156.25MHZ；将原本插在一个单通道后面通道的IPG并排插，保证下一个包的开始标志在每个通道的第一个逻辑通道上；

S2、设置两个计数变量：监视数据块个数变量、IPG数目调整变量，监视数据块个数变量用于监视数据块的个数，以16383个数据块为周期；IPG数目调整变量用于调整后续插入的IPG数目；

S3、在数据发送包结尾EOP端时，判断所在当前通道剩余多少个逻辑通道，根据单通道DIC计算法则计算出插入的IPG数目，四条通道并行插入IPG；

S4、所述监视数据块个数变量达到16383时，在四个通道的MAC层中同时插入对齐占位标志，设置IPG数目调整变量为4。

在上述技术方案的基础上，步骤S1中所述插入的IPG数目使0≤DIC≤7。

在上述技术方案的基础上，步骤S1中所述单通道中包含8个逻辑通道，每个逻辑通道为一个字节数据位宽。

本发明还提供一种XLGMII接口多通道降频DIC机制的实现装置，包括通道拓展单元、计数变量设置单元、IPG数目计算单元和对齐占位标志插入单元，其中：

所述通道拓展单元，用于：在数据包发送完时，根据余留逻辑通道数插入相应包间隙IPG数目，以保证空闲字符计数DIC值调整后，0＜DIC≤12；将根据DIC规则插入的IPG数目与12做比较，当插入的IPG数目大于12时，当前DIC值减去IPG数目与12之间的差值；当插入的IPG数目小于12时，当前DIC值增加IPG数目与12之间的差值；将单通道拓展成四通道，XLGMII数据位宽为256比特，接口频率由625MHZ降低到156.25MHZ；将原本插在一个单通道后面通道的IPG并排插，保证下一个包的开始标志在每个通道的第一个逻辑通道上；