[发明专利]双层栅介质层结构及其制备方法

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及一种双层栅介质层结构及其制备方法。

背景技术

随着微电子技术的飞速发展，按照摩尔定律发展的要求，栅介质层的极限厚度已经成为半导体集成电路提高集成度的瓶颈。单元器件的持续缩小要求栅介质厚度不断减小，现有技术中栅介质层的材质均采用二氧化硅（SiO₂），请参考图1，图1为现有技术中单元器件的剖面示意图，包括在半导体基底10上形成二氧化硅层20作为栅介质层，在二氧化硅层20上形成栅极30。

然而随着二氧化硅厚度的减小，单元器件将出现掺杂离子渗透、可靠性下降、高漏电流、低击穿电压、高针孔密度和高遂穿特性等问题。在相同等效氧化物厚度条件下，高介电常数栅介质物理厚度会增大，将有效抑制隧穿电流，大大降低器件的功耗；同时，介电常数高于二氧化硅的栅介质能够实现与二氧化硅等价且更薄的电学厚度。但是漏区二维边缘电场可穿过厚的高介电栅，所以限制了超高介电栅的好处。

因此，为了减少栅隧穿电流，从而必须引入新的栅介质材料来解决栅介质层漏电流增大的问题。

发明内容

本发明的目的在于提供一种双层栅介质层结构及其制备方法，能够解决栅介质层漏电流增大的问题。

为了实现上述目的，本发明提出了一种双层栅介质层的制备方法，所述方法包括步骤：

提供半导体基底；

在所述半导体基底的表面形成界面层；

在所述界面层的表面形成阻挡层，用于阻挡碱金属离子，降低漏电流。

进一步的，在所述的双层栅介质层的制备方法中，所述界面层的材质为Al₂O₃。

进一步的，在所述的双层栅介质层的制备方法中，所述界面层采用金属有机气相沉积法形成。

进一步的，在所述的双层栅介质层的制备方法中，所述界面层的厚度范围是0.3nm～0.8nm。

进一步的，在所述的双层栅介质层的制备方法中，所述阻挡层的材质为Si₃N₄。

进一步的，在所述的双层栅介质层的制备方法中，所述阻挡层采用化学气相沉积法或溅射法形成。

进一步的，在所述的双层栅介质层的制备方法中，所述阻挡层的厚度范围是2nm～4nm。

进一步的，在所述的双层栅介质层的制备方法中，在半导体基底表面形成界面层之前，先对所述半导体基底进行清洗。

进一步的，在所述的双层栅介质层的制备方法中，采用氢氟酸对半导体基底表面进行清洗。

进一步的，在所述的双层栅介质层的制备方法中，在界面层的表面形成阻挡层之后，采用高温退火工艺对所述界面层和阻挡层进行处理。

进一步的，在所述的双层栅介质层的制备方法中，所述高温退火工艺的温度范围是500℃～800℃，处理时间范围是10s～120s。

进一步的，本发明还提出了一种双层栅介质层结构，采用如上文所述的任意一种方法形成，所述结构包括：半导体基底、形成于所述半导体基底表面的界面层和形成于所述界面层表面的阻挡层。

与现有技术相比，本发明的有益效果主要体现在：在半导体基底表面形成带隙和能带组合与二氧化硅均相似的界面层，接着在界面层上形成对碱性金属离子具有很好的阻挡作用的阻挡层，阻挡层不仅能掩蔽二氧化硅能掩蔽的杂质，还能掩蔽二氧化硅不能掩蔽的杂质，由界面层和阻挡层组成的双层栅介质层能够有效的降低漏电流。

附图说明

图1为现有技术中单元器件的剖面示意图；

图2为本发明一实施例中双层栅介质层制备方法的流程图；

图3至图5为本发明一实施例中双层栅介质层制造流程中的剖面示意图。

具体实施方式

下面将结合示意图对本发明的双层栅介质层结构及其制备方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。

为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。