[发明专利]一种带温度补偿的带隙基准参考电路

权利要求书

1.一种带温度补偿的带隙基准参考电路，包括启动电路（1）和一阶带隙基准电路（2），其特征在于：还包括高阶温度补偿电路（3）；所述启动电路（1）的启动信号输出端分别连接所述一阶带隙基准电路（2）和高阶温度补偿电路（3）的启动信号输入端；所述一阶带隙基准电路（2）的电流信号输出端连接所述高阶温度补偿电路（3）的电流信号输入端。

2.如权利要求1所述的一种带温度补偿的带隙基准参考电路，其特征在于：所述启动电路（1）包括：第一PMOS管（MSP1）和第二PMOS管（MSP2），第一NMOS管（MSN1）、第二NMOS管（MSN2）、第三NMOS管（MSN3）和第四NMOS管（MSN4）；

所述一阶带隙基准电路（2）包括：第三PMOS管（MP1）、第四PMOS管（MP2）、第五PMOS管（MP3）、第六PMOS管（MP12）和第七PMOS管（MP13），第一PNP型三极管（Q1）和第二PNP型三极管（Q2），第一误差放大器（A1）和第二误差放大器（A2），第一电阻（R1）、第二电阻（R2）、第三电阻（R3）、第四电阻（R4）和第五电阻（R5）；

所述高阶温度补偿电路（3）包括：第八PMOS管（MP4）、第九PMOS管（MP5）、第十PMOS管（MP6）、第十一PMOS管（MP7）、第十二PMOS管（MP8）、第十三PMOS管（MP9）、第十四PMOS管（MP10）和第十五PMOS管（MP11），第五NMOS管（MN1）、第六NMOS管（MN2）、第七NMOS管（MN3）、第八NMOS管（MN4）、第九NMOS管（MN5）和第十NMOS管（MN6）；

所述第一PMOS管（MSP1）的源极与外部电源（VDD）相连，所述第一PMOS管（MSP1）的漏极与所述第二PMOS管（MSP2）的源极、第一PMOS管（MSP1）的栅极相连，所述第二PMOS管（MSP2）的漏极与第二PMOS管（MSP2）的栅极、第一NMOS管（MSN1）的漏极、第二NMOS管（MSN2）的栅极、第三NMOS管（MSN3）的栅极、第四NMOS管（MSN4）的栅极相连，所述第一NMOS管（MSN1）的源极与外部地线（GND）、第二NMOS管（MSN2）的源极、第三NMOS管（MSN3）的源极、第四NMOS管（MSN4）的源极相连；

所述第三PMOS管（MP1）的源极与外部电源（VDD）、第四PMOS管（MP2）的源极相连，第三PMOS管（MP1）的栅极与第四PMOS管（MP2）的栅极、第七PMOS管（MP13）的栅极、第一误差放大器（A1）的输出端、所述启动电路（1）的第二NMOS管（MSN2）的漏极相连，第三PMOS管（MP1）的漏极与第一误差放大器（A1）的反向输入端、第一PNP型三极管（Q1）的发射极相连，第一PNP型三极管（Q1）的基极与第一PNP型三极管（Q1）的集电极、外部地线（GND）相连；

所述第四PMOS管（MP2）的漏极与第一误差放大器（A1）的正向输入端、第二误差放大器（A2）的反向输入端、第一电阻（R1）的一端相连，所述第一电阻（R1）的另一端与第二PNP型三极管（Q2）的发射极相连，所述第二PNP型三极管（Q2）的基极与外部地线GND、第二PNP型三极管（Q2）的集电极相连；

所述第五PMOS管（MP3）的源极与外部电源（VDD）相连，所述第五PMOS管（MP3）的栅极与第二误差放大器（A2）的输出端、第六PMOS管（MP12）的栅极、所述启动电路（1）的第三NMOS管（MSN3）的漏极相连，所述第五PMOS管（MP3）的漏极与第二误差放大器（A2）的正向输入端、第二电阻（R2）的一端相连，所述第二电阻（R2）的另一端与外部地线GND相连；

所述第六PMOS管（MP12）的源极与外部电源（VDD）、第七PMOS管（MP13）的源极相连，所述第六PMOS管（MP12）的漏极与第三电阻（R3）的一端、第四电阻（R4）的一端相连，所述第三电阻（R3）的另一端与第七PMOS管（MP13）的漏极、一阶带隙基准电路输出端VREF、所述启动电路（1）的第一NMOS管（MSN1）的栅极相连，所述第四电阻（R4）的另一端与第五电阻（R5）的一端相连，所述第五电阻（R5）的另一端与外部地线GND相连；

所述第八PMOS管（MP4）的源极与外部电源（VDD）相连，所述第八PMOS管（MP4）的栅极与所述一阶带隙基准的第四PMOS管（MP2）的栅极相连，第八PMOS管（MP4）的漏极与第五NMOS管（MN1）的漏极、第五NMOS管（MN1）的栅极、第六NMOS管（MN2）的栅极相连，所述第五NMOS管（MN1）的源极与第六NMOS管（MN2）的源极、外部地线（GND）相连；

所述第九PMOS管（MP5）的源极与外部电源（VDD）相连，所述第九PMOS管（MP5）的栅极与所述一阶带隙基准电路（2）的第五PMOS管（MP3）的栅极相连，所述第九PMOS管（MP5）的漏极与第十PMOS管（MP6）的栅极、第十PMOS管（MP6）的漏极、第十一PMOS管（MP7）的栅极、第六NMOS管（MN2）的漏极相连；

所述第十一PMOS管（MP7）的源极与外部电源（VDD）、第十PMOS管（MP6）的源极相连，所述第十一PMOS管（MP7）的漏极连接在所述第四电阻（R4）和第五电阻（R5）之间；

所述第十二PMOS管（MP8）的源极与外部电源（VDD）相连，所述第十二PMOS管（MP8）的栅极与所述一阶带隙基准电路（2）的第四PMOS管（MP2）的栅极相连，所述第十二PMOS管（MP8）的漏极与第七NMOS管（MN3）的漏极、第七NMOS管（MN3）的栅极、第八NMOS管（MN4）的栅极相连，所述第七NMOS管（MN3）的源极与第八NMOS管（MN4）的源极、外部地线（GND）相连；

所述第十三PMOS管（MP9）的源极与外部电源（VDD）、第十四PMOS管（MP10）的源极相连，所述第十三PMOS管（MP9）的栅极与第十四PMOS管（MP10）的栅极、第十三PMOS管（MP9）的漏极、第九NMOS管（MN5）的漏极、所述启动电路（1）的第四NMOS管（MSN4）的漏极相连，所述第九NMOS管（MN5）的栅极与第十NMOS管（MN6）的栅极、第十NMOS管（MN6）的漏极、第十四PMOS管（MP10）的漏极相连，所述第九NMOS管（MN5）的源极与第八NMOS管（MN4）的漏极相连，所述第八NMOS管（MN4）的源极与第十NMOS管（MN6）的源极、外部地线GND相连；

所述第十五PMOS管（MP11）的源极与外部电源（VDD）相连，所述第十五PMOS管（MP11）的栅极与第十三PMOS管（MP9）的栅极相连，所述第十五PMOS管（MP11）的漏极连接在所述第四电阻（R4）和第五电阻（R5）之间。