[发明专利]log2型匹配线电路

说明书

技术领域

本发明涉及可寻址存储器技术领域，特别涉及一种增强型PF-CDPD （Pseudo-Footless Clock-and-Data Pre-charged Dynamic,伪无脚时钟和数据预充电动态）与门电路及log₂型匹配线电路。

背景技术

大扇入的与门结构是集成电路里经常用到的电路，尤其是在按内容寻址存储器中，更需要采用大扇入的与门或与非门来进行搜索匹配操作。对于大扇入的与门结构，传统的方式是采用多米诺结构，如图1(a)所示，与逻辑门组成的电路比较，该多米诺电路的优点是功耗低，速度快，其缺点是每一级电路都需要时钟来驱动，总的时钟负载较大。

为减少时钟负载，一种方法是采用图1(b)所示的时钟和CDPD与门电路，在这种电路结构中，时钟并不是由全局时钟提供，而是每一级的电路输出作为后一级的时钟使用，这样总的时钟负载大大降低，同时，从概率角度看，后级电路启动的概率小，电路功耗可以进一步降低。

对于图1（b）中所示的CDPD与门电路，串联的下拉晶体管的中间节点N₁， N₂…，N_n在每一次预充电过程中都被充到高电平VDD-VTH，这里VDD是电源电压，VTH是下拉晶体管的阈值电压，然后在求值期间又放电到0。CDPD与门电路在每次预充电过程中会有大量下拉晶体管的寄生电容被充电，增加了电路的功耗同时也降低了求值阶段的电路翻转速度，为降低这种结构的CDPD与门电路的功耗，2005年台湾的Jinn-Shyan Wang等人提出了改进的电路PF-CDPD 与门电路，如图1（c）所示，这种结构的电路在预充电阶段，节点N₁到N_n可以不用预充，因此电路功耗可以得到很大降低。

虽然PF-CDPD与门电路结构性能较好，应用广泛，但是这种结构存在着局限性。随着时代的发展，计算机技术的进步，人们对于电子芯片可处理的数据量的要求越来越大，对数据的位数要求越来越宽。而PF-CDPD与门电路存在着下拉通道深度不能太大的问题导致数据位数不能太宽。具体说来，如图2所示， MF是弱反馈管，M₀到M_n-1是PF-CDPD与门电路下拉通道上的下拉晶体管。电路工作以预充-求值的方式工作。预充时in=0，此时Q点被预充到高电平；求值时in=1,此时Q点由下拉通道导通情况决定。存在两种互相制约的情况。

情况一，在M₀关断，M₁到M_n-1导通的情况下，电路Q点应该保守高电平，输出不发生翻转。此时M₁到M_n-1的寄生电容与Q点发生电荷共享，导致Q点电位下降最大，也称最坏情况。当串联NMOS管增加时，由于下拉通道上寄生电容的增加导致Q点电位加剧降低，因此M_F要有一定的上拉能力，保证此时Q 点还保持在高电平，输出电路不发生错误翻转。保证M_F管子的上拉能力可以通过使管子长度减小或者宽增大的方法来实现。

情况二，如果，当M₀到M_n-1的栅极接高电平，M₀到M_n-1都打开时，Q点电位应该为低电平，输出发生翻转。如果M_F上拉能力过强，或者串联的M₀到M_n-1的等效下拉能力太弱，导致Q点不能被下拉通道下拉到0电位，电路不能发生翻转，此时电路便发生错误。

为了增加数据位数，减少字电路的门级数，需要增加单个门上串联的下拉晶体管的个数。但是当串联的下拉晶体管增加时，为保证上述第一种情况的正确，需要增加反馈管M_F的上拉能力；而另一方面，为保证上述第二种情况的正确，需要减小M_F的上拉能力。这就产生了矛盾，出现不能同时满足第一、第二种情况的时候。因此，图2所示的电路中，反馈管M_F严重限制了最大可串联的下拉晶体管的个数，也就严重增加了字电路的PF-CDPD与门电路级数，即增加了字电路延迟。