[发明专利]一种基于并行与加窗结构的Turbo码高速译码实现方法

权利要求书

1.一种基于并行与加窗结构的Turbo码高速译码实现方法，其特征在于：通过Turbo码高速译码器实现，所述Turbo码高速译码器包括第一输入缓存模块、第二输入缓存模块、第一外信息存储模块RAM3、第二外信息存储模块RAM4、交织/解交织模块、SISO译码模块、硬判决模块和输出缓存模块RAM5，其中第一输入缓存模块包括信息位存储单元RAM1和校验位存储单元RAM2，第二输入缓存模块包括信息位存储单元RAM1’和校验位存储单元RAM2’，SISO译码模块包括N个SISO译码单元，具体实现过程如下：

步骤（一）、第一输入缓存模块和第二输入缓存模块以乒乓操作方式连续接收外部输入的数据帧，所述数据帧为待译码数据y_k，将待译码数据y_k中的信息位y^s分为等长的N段存入信息位存储单元RAM1或RAM1’，将第一校验位y^1p、第二校验位y^2p分别均分为等长的N段存入校验位存储单元RAM2或RAM2’；

步骤（二）、交织/解交织模块产生顺序地址和交织地址，N个SISO译码单元根据所述顺序地址分别读取信息位存储单元RAM1或RAM1’中的分为N段的信息位y^s和校验位存储单元RAM2或RAM2’中的分为N段的第一校验位y^1p，进行第一次迭代的第一分量译码，得到对数似然比信息LLR和分为等长的N段的外信息L_1e，将所述外信息L_1e按照所述顺序地址存入第二外信息存储模块RAM4；N个SISO译码单元根据所述交织地址分别从第二外信息存储模块RAM4读取分为等长的N段的外信息L_1e，同时根据所述交织地址读取信息位存储单元RAM1或RAM1’中的分为N段的信息位y^s，根据所述顺序地址读取校验位存储单元RAM2或RAM2’中的分为N段的第二校验位y^2p，进行第一次迭代的第二分量译码，得到对数似然比信息LLR和分为等长的N段的外信息L_2e，将外信息L_2e根据所述交织地址存入第一外信息存储模块RAM3；

步骤（三）、N个SISO译码单元根据所述顺序地址分别读取信息位存储单元RAM1或RAM1’中的分为N段的信息位y^s和校验位存储单元RAM2或RAM2’中的分为N段的第一校验位y^1p，同时读取第一外信息存储模块RAM3中的外信息L_2e，进行第二次迭代的第一分量译码，得到对数似然比信息LLR和分为等长的N段的外信息L'_1e，将外信息L'_1e按照所述顺序地址存入第二外信息存储模块RAM4；N个SISO译码单元根据所述交织地址从第二外信息存储模块RAM4读取分为等长的N段的外信息L'_1e，根据所述交织地址读取信息位存储单元RAM1或RAM1’中的分为N段的信息位y^s，根据所述顺序地址读取校验位存储单元RAM2或RAM2’中的分为N段的第二校验位y^2p，进行第二次迭代的第二分量译码，得到对数似然比信息LLR和分为等长的N段的外信息L'_2e，将外信息L'_2e按照所述交织地址存入第一外信息存储模块RAM3；

步骤（四）、依次类推，重复步骤（三），完成N个SISO译码单元的第M次迭代的第一分量译码与第二分量译码，迭代终止，所述M为设定的迭代次数；

步骤（五）、对第M次迭代的第二分量译码得到的对数似然比信息LLR在硬判决模块中进行解交织处理，并将解交织处理结果进行硬判决，最后将硬判决结果存入输出缓存模块RAM5中；

其中N、M均为正整数，且N≥4，M≥6。