[发明专利]一种半导体器件的制造方法

说明书

本发明提供一种半导体器件的制造方法，涉及半导体存储技术领域。本发明的半导体器件的制造方法，将形成双沟槽隔离结构的工艺集成在标准的CMOS工艺之中，简化了半导体器件的制造工艺；并且，通过先形成浅沟槽隔离后形成深沟槽隔离的工艺优化，降低了在形成浅沟槽隔离的过程中内核区域与外围区域之间的刻蚀负载效应，提高了半导体器件的良率。

技术领域

本发明涉及半导体存储技术领域，具体而言涉及一种半导体器件的制造方法。

背景技术

相变存储器（phase change memory，PCM）作为一种非易失存储器，由于其在读写速度、读写次数、数据保持时间、单元面积、多值实现等诸多方面的优势，在半导体存储技术领域中得到了广泛的应用。现有技术中的一种相变存储器的结构如图1所示，包括位于半导体衬底100上的字线（word line）1001、位线（bit line）1002、选通二极管11和相变电阻12。其中，在相变存储器中，通常还包括用于隔离选通二极管11的双沟槽隔离结构（dualtrench isolated structure）。现有技术的主要挑战在于，如何在与标准CMOS工艺完全兼容的情况下制备双沟槽隔离结构。

现有技术中的相变存储器的制造方法，主要包括如下步骤：

步骤E1：提供包括内核区域与外围区域的半导体衬底，在半导体衬底的内核区域内形成重掺杂的埋入式字线。

示例性地，半导体衬底为P型衬底，字线为N+掺杂。

步骤E2：在半导体衬底上形成外延层（epitaxial layer）。

步骤E3：在内核区域形成深沟槽隔离（DTI）101，如图2A所示。

步骤E4：在内核区域和外围区域同时分别形成浅沟槽隔离（STI）201，如图2B所示。

在上述的相变存储器的制造方法中，在刻蚀形成用于容置浅沟槽隔离的浅沟槽的过程中，在内核区域与外围区域之间存在严重的有源区刻蚀负载效应（loading effect），即，形成的浅沟槽的深度不同。在刻蚀形成浅沟槽的过程中（有源区刻蚀），可能在外围区域的隔离区域产生子沟槽问题（Sub-trench issue），即，在浅沟槽之外额外形成沟槽。此外，在内核区域的深沟槽隔离与浅沟槽隔离相交的区域很容易出现硅篱笆（Si fence）现象，即，在浅沟槽内存在硅刻蚀不充分的问题。此外，由于深沟槽隔离201的深度比较大，单纯通过高纵横比氧化物填充工艺往往无法形成满足要求的深沟槽隔离，现有技术中往往通过在填充工艺后增加退火工艺来形成满足要求的深沟槽隔离，然而，高温退火工艺会影响字线的性能并且会导致高的深沟槽隔离衬垫电流。

因此，为解决上述技术问题，本发明提出一种新的半导体器件的制造方法。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法。

本发明实施例提供一种半导体器件的制造方法，所述方法包括：

步骤S101：提供包括内核区域与外围区域的半导体衬底，在所述内核区域内形成埋入式字线；

步骤S102：在所述半导体衬底上形成外延层；

步骤S103：在所述内核区域和所述外围区域分别形成浅沟槽隔离，其中所述浅沟槽隔离的底部不高于所述外延层的下表面；

步骤S104：在所述内核区域形成沿着与所述浅沟槽隔离延伸方向相垂直的方向延伸的深沟槽隔离，其中所述深沟槽隔离的底部不高于所述字线的下表面。

可选地，在所述步骤S103中，所述浅沟槽隔离的深度为1000-5000和/或，所述浅沟槽隔离的侧壁与所述半导体衬底的上表面的夹角大于85℃。

可选地，所述步骤S103包括：