[发明专利]输入输出阻抗校正电路与方法

说明书

技术领域

本发明是有关于一种校正电路与方法，且特别是有关于一种集成电路(IC:integrated circuit)的输入输出阻抗的校正电路与方法。

背景技术

集成电路的输入输出(I/O:INPUT/OUTPUT)的阻抗值通常被设计以与外界阻抗匹配。然而，即使设计者已将集成电路的各输入输出的阻抗设计为固定值，制程、系统电压、温度等环境变数仍可能影响集成电路的元件特性，导致输入输出的阻抗值发生漂移(drift)。

对于双倍数据速率(DDR:double data rate)晶片组而言，其输入输出可使用推挽(push-pull)架构。在此架构下，双倍数据速率晶片组的输入输出阻抗由上拉阻抗和下拉阻抗决定。一旦上拉阻抗和下拉阻抗不同(例如上拉阻抗和下拉阻抗发生不同方向的漂移)，造成双倍数据速率晶片组的输入输出的上拉能力与下拉能力不对称，将产生占空比误差(duty cycle error)，严重影响双倍数据速率晶片组的效能。

因此，集成电路的输入输出阻抗需进行校正。请参照图1，图1是习知的一种输入输出阻抗校正电路100的示意图。在集成电路的输入输出阻抗的校正期间，第一输入输出单元的第一上拉阻抗111和外挂参考电阻REXT的分压形成电压VO1，且输入输出阻抗校正电路100内建参考电压VREF。第一校正单元130依据电压VO1与参考电压VREF的比较结果，以利用第一设定值VSET1调整第一上拉阻抗111，而使电压VO1趋近于参考电压VREF。此时的第一设定值VSET1将被决定为集成电路中各输入输出单元的上拉阻抗的设定值，据以校正集成电路的各上拉阻抗。

依据上述决定的第一设定值VSET1，第二校正单元140再利用第二上拉阻抗121、第二下拉阻抗122以及参考电压VREF，以进行下拉阻抗的校正。首先，第一校正单元120以上述第一设定值VSET1设定第二输入输出单元的第二上拉阻抗121。接着，依据第二上拉阻抗121与第二下拉阻抗122的分压形成电压VO2，第二校正单元140对电压VO2与参考电压VREF进行比较，并以第二设定值VSET2调整第二下拉阻抗122的阻抗值以调整电压VO2。类似地，当电压VO2被调整至趋近参考电压VREF时，此时的第二设定值VSET2将被决定为集成电路中的各输入输出单元的下拉阻抗的设定值，据以校正集成电路的各下拉阻抗。藉此，利用上述第一设定值VSET1和第二设定值VSET2，即可完成集成电路中各输入输出单元的阻抗校正。

然而，上述校正方法仍可能存在误差。特别是，由于第二校正单元140是依据上拉阻抗的校正结果以进行下拉阻抗的校正，故当上拉阻抗存在校正误差时，下拉阻抗的校正结果可能受上拉阻抗影响而更不准确，如此一来，将导致严重的占空比误差。

发明内容

本发明提供一种输入输出阻抗校正电路与方法，可准确地对上拉阻抗与下拉阻抗进行校正，并可避免下拉阻抗的校正受到上拉阻抗的校正误差影响，有效降低占空比误差。

本发明的输入输出阻抗校正电路包括第一输入输出单元、第二输入输出单元、参考电压产生单元、第一校正单元以及第二校正单元。参考电压产生单元提供参考电压。第一校正单元耦接第一输入输出单元与参考电压产生单元，且根据第一输入输出单元的第一输入输出端的电压与参考电压而提供第一设定值以设定第一输入输出单元的上拉阻抗，以使第一输入输出端的电压趋近参考电压，其中第一设定值亦设定第二输入输出单元的上拉阻抗。第二校正单元耦接第一输入输出单元与第二输入输出单元，且根据第一输入输出端的电压与第二输入输出单元的第二输入输出端的电压而提供第二设定值以设定第二输入输出单元的下拉阻抗，以使第二输入输出端的电压趋近第一输入输出端的电压。

本发明另提出一种输入输出阻抗校正方法，此方法包括下列步骤。首先，根据第一输入输出单元的第一输入输出端的电压与参考电压而提供第一设定值以设定第一输入输出单元的上拉阻抗，以使第一输入输出端的电压趋近参考电压，其中第一设定值亦设定第二输入输出单元的上拉阻抗。接着，根据第一输入输出端的电压与第二输入输出单元的第二输入输出端的电压而提供第二设定值以设定第二输入输出单元的下拉阻抗，以使第二输入输出端的电压趋近第一输入输出端的电压。