[发明专利]指令仿真处理器、方法和系统

说明书

本申请涉及指令仿真处理器、方法和系统。根据本发明一方面的处理器包括用于接收第一指令和用于确定第一指令将被仿真的解码逻辑。该处理器还包括与解码逻辑耦合的仿真模式知晓解码后指令处理器逻辑。仿真模式知晓解码后指令处理器逻辑用于处理从指令解码出的一个或多个控制信号。该指令是用于仿真第一指令的一个或多个指令的集合中的一个。仿真模式知晓解码后指令处理器逻辑用于在处于仿真模式时与不处于仿真模式时不同地处理所述一个或多个控制信号。还公开了其它装置以及方法和系统。

技术领域

本文中所描述的实施例一般涉及处理器。具体地，本文所述的各实施例一般涉及处理器中的指令仿真。

背景技术

处理器通常具有指令集架构（ISA）。ISA一般表示处理器的架构中涉及编程的那部分。ISA通常包括处理器的原生指令、架构寄存器、数据类型、寻址模式等。ISA的一部分是指令集。该指令集一般包括提供给处理器以供执行的宏指令或ISA级指令。包括执行逻辑和其他流水线逻辑以处理该指令集中的指令。通常，这样的执行逻辑和其他流水线逻辑的数量可能相当大。通常，指令集中的指令越多，并且该指令集中的指令越复杂和/或越专门化，这样的逻辑的数量越大。这样的硬件趋于增加处理器的制造成本、大小和/或功耗。

附图说明

通过参考用来说明本发明的实施例的以下描述和附图，可最好地理解本发明。在附图中：

图1是计算机系统的实施例的框图；

图2是在处理器中仿真指令的方法的实施例的流程框图。

图3是示出用一个或多个指令的集合来仿真指令的逻辑的实施例的框图。

图4是示出用于允许处理器在处于仿真模式时以与不处于仿真模式时不同的方式处理异常情况的逻辑的实施例的框图。

图5是示出用于允许处理器在处于仿真模式时与不处于仿真模式时不同地访问资源和/或信息的逻辑的实施例的框图。

图6是由处理器和/或在处理器中执行的方法的实施例的流程框图。

图7是示出允许给定操作码具有不同含义的逻辑的实施例的框图。

图8是可由操作系统模块执行的方法的实施例的流程框图。

图9是程序加载器模块的实施例的框图，该程序加载器模块包括用于选择软件库中具有对于将使用它们的软件而言合适的给定操作码含义的一个或多个功能、子例程、或其他部分的集合的选择模块。

图10A是示出了根据本发明的各实施例的示例性有序流水线和示例性寄存器重命名、无序发布/执行流水线的框图。

图10B是示出了根据本发明的各实施例的要包括在处理器中的有序架构核和示例性寄存器重命名，无序发布/执行架构核的示例性实施例的框图。

图11A是根据本发明的实施例的单处理器核以及其到管芯上（on-die）互联网络的连接以及二级（L2）高速缓存的其本地子集的框图。

图11B是根据本发明的各实施例的图11A中的处理器核的一部分的展开图。

图12是根据本发明的实施例的可具有一个以上核、可具有集成存储器控制器、并且可具有集成图形器件的处理器的框图。

图13示出根据本发明的实施例的系统的框图。

图14示出根据本发明的实施例的第一更具体的示例性系统的框图。

图15示出根据本发明的实施例的第二更具体的示例性系统的框图。

图16示出根据本发明的实施例的片上系统（SoC）的框图。

图17是根据本发明的各实施例的对比使用软件指令转换器来将源指令集中的二进制指令转换为目标指令集中的二进制指令的框图。