[发明专利]沟槽场效应晶体管及其形成方法

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及一种沟槽场效应晶体管及其形成方法。

背景技术

随着微电子技术的迅速发展，集成电路的研究与应用已经进入了片上系统(SOC)时代。单芯片的集成度和操作频率越来越高，集成度已经达到了每芯片有数量级上亿的晶体管，并且还在不断提高，这就导致了器件的特征尺寸不断减小。研制和生产出作为集成电路基本元件的小尺寸、高速、低功耗的功率器件微电子技术发展的需要。为了满足大功率晶体管的需求，出现了具有垂直沟槽的MOS晶体管，代表性的有沟槽场效应晶体管。沟槽场效应晶体管不仅继承了水平沟道MOS晶体管输入阻抗高、驱动电流小等优点，还具有耐高压、工作电流大、输出功率高、开关速度快等优点。

然而，现有沟槽场效应晶体管的耐受性能（ruggedness）较差的问题，在负载电路中工作时容易被烧毁。

请参考图1，示出了沟槽场效应晶体管运用于负载有电感的电路。所述电路中，通常由电源电压VDD（单极器件）、开关K、沟槽场效应晶体管M和电感L串联构成回路，并且通常还会连接有一个二极管D2，二极管D2与沟槽场效应晶体管M和电感L同时并联，而沟槽场效应晶体管M自身内部会形成一个内在（built-in）二极管D1。当电路中，开关K从开态到关态的转换过程中，电感L会使电路中的电流忽然增加，从而影响沟槽场效应晶体管M，具体的，电感L会将比通常工作电流更大的电流释放到沟槽场效应晶体管M，如果沟槽场效应晶体管M的耐受性能较差，则沟槽场效应晶体管M就很可能被烧毁。

为此，需要一种新的沟槽场效应晶体管及其形成方法，防止沟槽场效应晶体管容易被烧毁。

发明内容

本发明解决的问题是提供一种沟槽场效应晶体管及其形成方法，以提高沟槽场效应晶体管的耐受性能。

为解决上述问题，本发明提供一种沟槽场效应晶体管，包括：

半导体衬底；

位于所述半导体衬底第一表面上的外延层；

位于所述外延层中的多个分立的栅极；

位于所述外延层内且位于所述栅极外围的栅介质层，所述栅介质层上表面、所述栅极上表面与所述外延层上表面齐平；

位于所述外延层中且位于相邻两个栅极之间的体区，所述体区与所述栅极通过所述栅介质层隔离；

所述体区的深度从中间位置向栅极方向逐渐增大。

可选的，所述体区的最小深度为0.2μm～0.4μm。

可选的，所述沟槽场效应晶体管还包括：位于所述体区中的源区，所述源区上表面和所述外延层上表面齐平。

可选的，所述半导体衬底具有与所述第一表面相对的第二表面，所述第二表面上具有漏区。

为解决上述问题，本发明还提供了一种沟槽场效应晶体管的形成方法，包括：

提供半导体衬底；

在所述半导体衬底的第一表面上形成外延层；

在所述外延层中形成多个分立的沟槽；

在所述沟槽内表面形成栅介质层；

在所述栅介质层上形成栅极，所述栅介质层和所述栅极共同填充满所述沟槽，所述栅介质层上表面、所述栅极上表面与所述外延层上表面齐平；

在所述外延层上形成掩膜层，所述掩膜层的宽度小于相邻两个所述栅介质层之间的距离，并且所述掩膜层到相邻两个所述栅介质层之间的距离相等；

以所述掩膜层为掩模，对位于相邻两个所述栅介质层之间的所述外延层进行掺杂形成体区，所述体区的深度从中间位置向栅极方向逐渐增大。

可选的，所述体区的最小深度为0.2μm～0.4μm。

可选的，所述掩膜层的宽度范围为相邻两个所述栅介质层之间距离的0.3倍～0.5倍，所述掩膜层的厚度范围为0.5μm～1.5μm。

可选的，在形成所述栅极之后，且在形成所述掩膜层之前，所述形成方法还包括：在所述栅极、所述栅介质层和所述外延层上形成绝缘保护层，所述掩膜层形成在所述绝缘保护层表面。

可选的，在形成所述体区之后，所述形成方法还包括：对位于所述体区上方的所述外延层进行重掺杂形成源区。

可选的，在形成所述源区之后，所述形成方法还包括：

在所述绝缘保护层上形成层间介质层；

蚀刻所述层间介质层、绝缘保护层和源区直至形成通孔，所述通孔位于相邻两个所述栅介质层之间，并将所述源区隔成剩余的两部分；

填充所述通孔形成导电插塞。

可选的，所述掩膜层的材料为负性光刻胶。