[发明专利]W形垂直沟道3DNAND闪存及其形成方法

说明书

技术领域

本发明属于存储器制造技术领域，具体涉及一种W形垂直沟道3DNAND闪存及其形成方法。

背景技术

由于2DNAND闪存存在微缩瓶颈，3DNAND成为存储器技术领域的发展方向。研究者提出一种结合了硅通孔技术的U型垂直沟道3D与非型闪存(pipe-shapedbitcostscalable，P-BiCS)结构。但是P-BiCS结构位线长度仅由绝缘层/控制栅层叠层层数决定，而目前绝缘层/控制栅层叠层层数完全由刻蚀工艺技术限制，所以存储器阵列位线长度受到很大限制。

发明内容

本发明旨在至少解决现有技术中存在的列位线受限的技术问题。

为此，本发明的一个目的在于提出一种列位线不受限制的W形垂直沟道3DNAND闪存的形成方法。

本发明的另一目的在于提出一种列位线不受限制的W形垂直沟道3DNAND闪存。

为了实现上述目的，根据本发明一个方面的实施例的W形垂直沟道3DNAND闪存的形成方法，可以包括以下步骤：提供衬底，并在所述衬底上形成衬垫层；在所述衬垫层顶部形成多个凹槽；在所述多个凹槽中淀积第一材料以形成多个底层管形通道牺牲层；在所述衬垫层之上交替淀积第二材料和第三材料以形成绝缘层和控制栅层的叠层结构；在所述叠层结构中形成多个垂直刻蚀孔，所述垂直刻蚀孔的底部与所述底层管形通道牺牲层的端部接触；去除所述底层管形通道牺牲层，以使所述底层管形通道牺牲层两端的所述垂直刻蚀孔连通，形成U形通道；淀积形成电荷俘获复合层，所述电荷俘获复合层覆盖所述多个U形通道的表面；向所述U形沟道填充多晶硅以形成导电沟道；在所述叠层结构中多个导电沟道的垂直段之间刻蚀多个中央沟槽，以将各个所述导电沟道的垂直段周围的所述叠层结构分隔开；向所述中央沟槽中填充绝缘介质；在所述叠层结构之上形成多个顶层管形通道，每个所述顶层管形通道连接两个不同的导电沟道；形成源线和位线。

根据本发明实施例的W形垂直沟道3DNAND闪存的形成方法，能够使导电沟道长度不完全由绝缘介质/控制栅叠层层数决定，可以增大位线长度，使得在相同存储器阵列规模的情况下，减少位线数量，降低外围电路压力。

另外，根据本发明实施例的W形垂直沟道3DNAND闪存的形成方法还可以具有如下附加技术特征：

在本发明的一个示例中，还包括：在所述叠层结构之上形成选通管结构。

在本发明的一个示例中，采用腐蚀液湿法刻蚀去除所述底层管形通道牺牲层，其中，所述腐蚀液对所述第一材料的腐蚀速率大于对所述第二材料的腐蚀速率，并且大于对所述第三材料的腐蚀速率。

在本发明的一个示例中，所述淀积形成电荷俘获复合层包括：依次淀积电荷阻挡层材料、电荷存储层材料和电荷隧穿层材料。

在本发明的一个示例中，所述第一材料为氧化铝或氧化铜。

在本发明的一个示例中，所述第二材料为二氧化硅。

在本发明的一个示例中，所述第三材料为多晶硅。

在本发明的一个示例中，俯视所述垂直刻蚀孔呈圆形。

根据本发明另一方面的实施例的W形垂直沟道3DNAND闪存，该W形垂直沟道3DNAND闪存是通过上述的方法制得的。

根据本发明实施例的W形垂直沟道3DNAND闪存，其中的导电沟道长度不完全由绝缘介质/控制栅叠层层数决定，可以增大位线长度，使得在相同存储器阵列规模的情况下，减少位线数量，降低外围电路压力。

本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：

图1至图12是本发明实施例的W形垂直沟道3DNAND闪存的形成方法的过程示意图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。

本发明第一方面提出一种W形垂直沟道3DNAND闪存的形成方法，包括以下步骤：

S1.提供衬底，并在衬底上形成衬垫层。

如图1所示，提供单晶硅材料衬底101，并在衬底101之上形成二氧化硅的衬垫层102。

S2.在衬垫层顶部形成多个凹槽。