[发明专利]半导体装置及其制造方法

说明书

相关申请的交叉引用

本申请基于并要求于2013年9月11日提交的日本专利申请2013-188290的优先权的权益，其全部内容通过引用并入本文中。

技术领域

在此描述的实施例概括而言涉及半导体装置及其制造方法。

背景技术

半导体装置的电路元件已经缩小以实现大存储器容量和低制造成本。例如，在存储器装置中，位线和字线的布线间距已经减小。在这样的存储器装置中，例如，形成孔图形以电连接位线和漏极侧栅极选择晶体管（gate select transistor）的扩散层，并且形成沟槽图形以电连接源极线和源极侧栅极选择晶体管的扩散层。

为了形成孔和沟槽图形，使用蚀刻工艺，例如，反应离子蚀刻（RIE）方法。在该蚀刻工艺中，由于图形的几何形状，沟槽图形的蚀刻速率会高于孔图形的蚀刻速率。在通过同一蚀刻工艺同时形成孔图形和沟槽图形时，沟槽图形的深度会变得过深。这样，蚀刻会在半导体衬底中延伸地过深，这会导致扩散层和半导体衬底之间的结泄露。相反地，当沟槽图形的深度合适时，孔图形的深度会过浅，从而孔图形不能到达半导体衬底。

发明内容

本发明的实施例提供了一种半导体装置，其中，可以使不同图形的深度基本相同。

概括而言，根据一个实施例，一种半导体装置包括存储器基元（memory cell）晶体管的块、多个第一选择晶体管、多个第二选择晶体管、多个第二选择晶体管、第一氮化硅层、第二氮化硅层、源极线、多条位线、第一接触以及第二接触。所述存储器基元晶体管沿第一方向和与所述第一方向交叉（crosswise）的第二方向在衬底上方排列。所述第一选择晶体管沿所述第一方向在所述块的第一端排列。所述第二选择晶体管沿所述第一方向在所述块的第二端排列。所述第一氮化硅层覆盖所述第一选择晶体管的源电极。所述第二氮化硅层覆盖所述第二选择晶体管的漏电极。所述源极线沿所述第一方向被设置在所述第一选择晶体管上方并且电连接到所述第一选择晶体管的所述源电极。所述位线沿所述第一方向排列，每条位线沿所述第二方向在所述第二选择晶体管中的一个上方延伸并且电连接到所述第二选择晶体管的所述漏电极。所述第一接触连接所述第一选择晶体管的所述源电极和所述源极线。所述第二接触连接所述第二选择晶体管的所述漏电极和一条所述位线。在所述第二选择晶体管的所述漏电极之上的所述第二氮化硅层的厚度小于在所述第一选择晶体管的所述源电极之上的所述第一氮化硅的厚度。

附图说明

图1是根据第一实施例的半导体装置的存储器基元阵列的一部分的等效电路图的例子。

图2A是存储器基元区域的一部分（漏极侧选择栅极晶体管的外围）的布局图形的示意性平面图的例子。

图2B是存储器基元区域的一部分（源极侧选择栅极晶体管的外围）的布局图形的示意性平面图的例子。

图2C是外围电路区域的一部分的布局图形的示意性平面图的例子。

图3A-3C到16A-16C中的每一个示出了根据第一实施例的半导体装置的制造过程的步骤。

图17A-C到25A-25C中的每一个示出了根据第二实施例的半导体装置的制造过程的步骤。

具体实施方式

以下，将参考附图来描述多个实施例。在每个实施例中，相同的参考标号表示相同的部件，并且其描述将被省略。顺便提及，附图被示意性地示出，并且厚度和平面尺寸之间的关系以及每一层的厚度比率可以与实际的大小不同。

（第一实施例）

首先，将描述作为根据实施例的半导体装置的例子的NAND型闪速存储器装置的配置。图1是在NAND型闪速存储器装置的存储器基元区域中形成的存储器基元阵列的一部分的等效电路图。

该NAND型闪速存储器装置的存储器基元阵列包括以矩阵布局形成的NAND基元单元（cell unit）SU。每个NAND基元单元SU包括两个选择栅极晶体管Trs1和Trs2，以及在选择栅极晶体管Trs1和Trs2之间串联连接的多个（例如32个）存储器基元晶体管Trm。在NAND基元单元SU中，所述多个存储器基元晶体管Trm的形成方式使得每对相邻的存储器基元晶体管Trm共享源极或漏极区域。