[发明专利]一种斩波带隙基准电路

说明书

技术领域

本发明涉及大规模模拟集成电路设计领域，特别是一种适用于片上系统（system on chip,SOC）的采用开关电容滤波实现的高精度小面积的带隙基准的斩波带隙基准电路。

背景技术

基准电压源是CMOS集成电路中非常重要的单元模块电路，可提供高精度和高稳定度的基准电压，被广泛应用于各种模拟和数字系统中。随着移动通信及其他通信技术的不断发展，对基准电压源模块的要求越来越高。

关于CMOS基准电压源的设计，基本都是基于带隙基准源技术。利用带隙结构结合各种温度曲率补偿得到温度系数极低的电压参考源；并且一般在电源电压变化10％的情况下，得到的电压基准基本不受影响。基本实现了与温度变化、电源电压变化无关的基准电压源的设计。

可见，带隙基准具有低温度系数，高电源抑制比等优点，因为被广泛应用于SOC系统中。随着集成度的不断提高，电源电压的不断降低，SOC对带隙基准性能要求越来越高。在高精度的模数转换器，数模转换器，温度传感器等电路中，高性能带隙基准是必不可少的模块。

在通常的CMOS（Complementary Metal Oxide Semiconductor）工艺中，器件失配导致带隙基准中运算放大器产生几个毫伏的失调电压。该失调电压会被放大约十倍作用到整个带隙基准的输出，影响精度。通常CMOS工艺中的带隙基准只能实现4%到5%精度。不能满足高性能系统的要求，如误差精度小于2%。所以会使用额外电路技术来提高带隙基准的精度。

带隙基准中通常加入Trimming（校正）的方法实现高精度。Trimming会增加芯片面积和测试时间，导致成本增加。另一种方法是采用斩波技术，动态的消除运放中的失调电压。但是实现斩波技术的低通滤波器需要很大的电阻电容，增加了芯片的面积和成本。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种斩波带隙基准电路，以实现采用开关电容滤波技术代替传统的RC滤波，大大的降低了电路的面积，保证了带隙基准输出电压的精度。

为实现上述目的及其他相关目的，本发明提供一种斩波带隙基准电路，至少包括：

启动电路模块，用于向带隙基准模块提供启动电压，并在带隙基准模块启动后关闭；

钳位运算放大器模块，用于钳位带隙基准模块的两个节点的电压；

失调电压消除模块，用于消除钳位运算放大器的失调电压；

带隙基准模块，用于产生不随温度改变的电压；

其中，所述钳位运算放大器模块包括第一斩波电路、第二斩波电路及开关电容滤波电路；所述第一斩波电路的正输入端与负输入端分别与所述钳位运算放大器模块的两个输入端相连，正输出端及负输出端分别与所述带隙基准模块的两个节点相连；所述第二斩波电路的正输入端与负输入端分别与所述钳位运算放大器模块的两个输出端相连，正输出端与所述开关电容滤波电路的输入端相连，负输出端与所述钳位运算放大器模块相连；所述开关电容滤波电路相连的输出端与所述带隙基准模块相连。

作为本发明的斩波带隙基准电路的一种优选方案，所述第一斩波电路与第二斩波电路的结构相同，均包括正输入端第一时钟NMOS开关（NM5）、正输入端第二时钟NMOS开关（NM6）、负输入端第一时钟NMOS开关（NM8）和负输入端第二时钟NMOS开关（NM7）；

其中，所述正输入端第一时钟NMOS开关（NM5）的栅端与正输入端第二时钟NMOS开关（NM6）的源端相连作为斩波电路的正输入端；所述正输入端第一时钟NMOS开关（NM5）的漏端与负输入端第二时钟NMOS开关（NM7）的漏端相连作为斩波电路的正输出端；所述正输入端第二时钟NMOS开关（NM6）的漏端与负输入端第一时钟NMOS开关的漏端相连作为斩波电路的负输出端；所述负输入端第一时钟NMOS开关（NM8）的源端与负输入端第二时钟NMOS开关（NM7）的源端相连作为斩波电路的负输入端；所述正输入端第一时钟NMOS开关（NM5）的栅端与负输入端第一时钟NMOS开关（NM8）的栅端和两相非交叠时钟第一相时钟相连；所述正输入端第二时钟NMOS开关（NM6）的栅端与负输入端第二时钟NMOS开关（NM7）的栅端和两相非交叠时钟第二相时钟相连。