[发明专利]半导体器件的形成方法

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体器件的形成方法。

背景技术

随着半导体技术的发展，集成电路向着高集成度的方向发展。高集成度的要求使半导体结构的线宽越来越小，线宽的减小对集成电路的形成工艺提出了更高的要求。

半导体结构中，半导体器件通常由多层金属层和多层层间介质层等形成，所述多层金属层由设置于层间介质层中的插塞实现电连接。随着线宽的减小，已大量使用低K介质层作为层间介质层。

现有技术在形成低K介质层之后，通常还会在低K介质层上形成硬掩模层，以防止等离子体破坏低K介质层。具体地，参考图1至图2，示出了现有半导体器件形成方法对应的剖面结构示意图。

如图1所示，提供衬底（未示出），在衬底上依次形成刻蚀停止层110、第一低K介质层121、第二低K介质层122、硬掩模层130、扩散阻挡层140和氧化物层150。其中，第一低K介质层121的材料为多孔低K介质材料，其K值通常在2.5左右，第二低K介质层122的材料为无孔低K介质材料，其K值通常在2.7左右。

第二低K介质层122提高了低K介质层与后续形成的硬掩模层130之间的粘附性。

硬掩模层130的材质通常为氧化硅，其作用是防止后续工艺中（氧）等离子体等对低K介质层的表面进行轰击。

如图2所示，从上到下对图1所示的氧化物层150、扩散阻挡层140、硬掩模层130、第二低K介质层122和第一低K介质层121进行蚀刻，以形成通孔（未示出），其中图2省略显示刻蚀停止层110、扩散阻挡层140和氧化物层150。然后填充所述通孔形成插塞160。

然而，插塞160位于硬掩模层130中的部分宽度较大，插塞160位于第二低K介质层122中的部分宽度次之，插塞160位于第一低K介质层121中的部分宽度最小。这样，插塞160位于硬掩模层130和第二低K介质层122交界面会形成外伸（overhang）现象，如图2中结构P1所示。同样的，插塞160位于第二低K介质层122和第一低K介质层121交界面处也会形成外伸现象，如图2中结构P2所示。这种外伸现象导致插塞形成过程中，插塞附近的层间介质层极易出现孔洞（void），造成半导体器件的质量和可靠性下降。

为此需要一种新的半导体器件的形成方法，以防止半导体器件形成过程中插塞出现外伸现象，从而防止插塞附近的层间介质层出现孔洞，进而防止半导体器件的质量和可靠性下降。

发明内容

本发明解决的问题是提供一种半导体器件的形成方法，以避免半导体器件形成过程中插塞出现外伸现象，从而避免插塞附近的层间介质层出现孔洞，提高半导体器件的质量和可靠性。

为解决上述问题，本发明提供一种半导体器件的形成方法，包括：

提供半导体衬底；

在所述半导体衬底上形成第一低K介质层；

在所述第一低K介质层上形成第二低K介质层；

对所述第二低K介质层进行紫外光照处理。

可选的，所述紫外光照处理采用的紫外光波长范围为200nm～400nm。

可选的，所述第二低K介质层的初始厚度范围为所述紫外光照处理使所述第二低K介质层的厚度缩小8%～12%。

可选的，所述第二低K介质层的材料为无孔低K介质材料。

可选的，采用八甲基环四硅氧烷的等离子体形成所述第二低K介质层。

可选的，所述形成方法还包括：依次蚀刻所述第二低K介质层和所述第一低K介质层，直至形成贯穿所述第二低K介质层和所述第一低K介质层的通孔。

可选的，在形成所述通孔之后，所述形成方法还包括：采用氢氟酸溶液清洗所述通孔。

可选的，在清洗所述通孔之后，所述形成方法还包括：在所述通孔中填充满金属材料形成插塞，所述插塞上表面与第二低K介质层上表面齐平。

可选的，形成所述插塞之后，所述形成方法还包括：在所述插塞上表面和所述第二低K介质层上表面形成扩散阻挡层。

可选的，所述第一低K介质层的材料为多孔低K介质材料。

与现有技术相比，本发明的技术方案具有以下优点：