[发明专利]一种全FIFO电路设计方法及其通用验证平台

说明书

技术领域

本发明涉及大规模集成电路设计及其仿真验证技术领域，特别是一种适用于对数字信号做分步处理的FPGA或ASIC芯片电路设计方法及其通用仿真验证平台。

背景技术

在今天变化快速的市场上，芯片能否尽早供应将直接影响产品的市场销售量和价格。这就要求设计人员必须尽快完成产品的设计、测试和制造，然而随着芯片集成度增加和芯片规模扩大，使得设计和验证变得更复杂，需要更长时间周期。因此如何方便、快捷地进行ASIC设计和验证成为技术人员感兴趣的问题。

从设计角度讲，设计的可重用性已经在业界推广了很多年。设计可重用的核心思想就是模块化设计，把设计中特定功能包装成一系列功能模块，并提供标准接口用于模块间互联，其中标准接口可以使用通用的片内总线，如ARM公司的内部先进微控制器总线结构（AMBA，Internal Advanced Microcontroller Bus Architecture），IBM公司的片上设备总线（OPB，On-Chip Peripheral Bus）以及OpenCores维护的Wishbone等，但是这些标准接口是面向复杂度比较高的模块间互联，完成复杂的数据和控制信息的交互。在一些交互比较单一的应用中，也可以使用简化的接口方式，只要是各个模块间都使用统一的方式，也满足设计可重用性的要求。

从验证角度讲，随着芯片集成度增加和芯片规模扩大，验证越来越成为设计的关键。在ASIC设计中，验证时间在整个项目的比重可达50%~75%，因此验证的成败成为了决定整个项目是否成功的关键，如何在验证过程中，尽可能减少工作量成了ASIC设计中核心的问题，所以验证的可重用性和验证自动化成为了验证中急需解决的问题。一般来讲，验证分为模块级和芯片级验证两个层次，首先对各模块做模块级验证，功能正确之后集成在一起做芯片级验证。对于模块级验证，每个模块都需要搭建与之对应的验证平台，编写测试向量等，这些工作有很大的重复性，减少模块级验证工作量能够有效的减少验证的时间，加快开发过程。

在现有的加快设计与验证的专利中，往往都是基于单一方式，或者是基于特殊应用背景不具有通用性。如中国专利CN200510103217.6“一种快速生成逻辑电路的方法”使用Perl脚本的方法自动生成RTL代码，减少人工参与的工作量加快芯片设计过程，与本发明通过系统设计加快芯片的方法完全不同。中国专利CN200810104678.9“视频处理芯片的验证方法和系统”是一种如何对视频处理芯片进行验证的方法和系统，其应用范围单一，不具有通用性。综上所述，现有的专利和技术都没有涉及到通过统一的电路设计和通用的验证平台提高设计和验证的工作效率的方法。

发明内容

本发明旨在解决现有集成电路芯片接口方式复杂、缺乏通用性，同时也缺乏通用的集成电路芯片验证平台等技术问题， 提供一种简单通用的接口方式、通过统一的验证平台即可完成系统中所有模块验证的全FIFO电路设计方法及其通用验证平台。

 

本发明的目的是通过以下技术方案实现的。

本发明的一种全FIFO电路设计方法，其中电路中各功能模块均包括输入端、功能逻辑单元和输出端三个部分，功能逻辑单元位于输入端和输出端中间；输入端由串接的本级接收状态机和本级接收FIFO电路组成，本级接收状态机接收前一级功能模块输入的交互数据并将数据存入本级接收FIFO电路；发送端由串接的本级发送FIFO电路和本级发送状态机组成，本级发送状态机根据本级发送FIFO电路中是否有数据以及后一级功能模块是否能接收数据把数据从本级发送FIFO电路中读出，并传送给后一级功能模块。

本发明的一种全FIFO电路设计方法，其中相连的前后级功能模块间通过特定的标准化接口进行通讯，该接口包含trdy，irdy，data，frame_start，frame_end五个信号，其中data信号的位宽可由参数调整。

本发明的一种全FIFO电路设计方法，其中本级功能模块的trdy信号分别连接前一级功能模块与后一级功能模块的irdy信号，本级功能模块的irdy信号分别连接前一级功能模块与后一级功能模块的trdy信号，本级功能模块的data信号、frame_start信号、frame_end信号分别对应连接前一级功能模块与后一级功能模块的data信号、frame_start信号、frame_end信号。

本发明的一种全FIFO电路设计方法，其中功能模块间的数据传输包括如下步骤，