[发明专利]时钟滤波电路

说明书

技术领域

本发明涉及滤波设计领域，具体涉及时钟滤波电路。

背景技术

大规模集成电路当中，时钟信号源的时钟信号影响着整体电路的工作性能与工作效率。在遭遇突发性外部高压（如雷击、静电等）时，时钟信号往往会受到较大的影响，以致信号出现残缺、幅值跳变等情况。失去了精确的时钟，集成电路的时序便会混乱，并经集成电路多级放大后造成运算错误等随机性后果。现有方案中有不少针对时钟而设计的滤波电路，其采用的滤波方式大体包括：1、利用多个史密特触发器与D触发器的组合，如图1所示；2、利用可编辑时延单元或缓冲池与D触发器的组合，如图2所示；以及其它利用多组时延单元与数字滤波器的电路设计。上述方案存在的突出缺陷是：滤波功能较为单一，未能真正实现对时钟信号的工作周期的自适应，由此直接导致滤波电路的适用性与其保护的集成电路的工作性能的下降。

发明内容

针对背景技术中提及的问题，本发明提出时钟滤波电路，提供一种多功能、低功耗与自适应时钟周期的滤波方案，避免因突发性外部高压、电涌等对时钟信号造成影响，其技术方案如下：

时钟滤波电路，包括

第一滤波单元，其输入端连接时钟信号源，用以对输入的时钟信号进行滤波，继而输出第一时钟信号；

第一逻辑单元，设有第一输入端与第二输入端，其第一输入端连接时钟信号源，其第二输入端连接第一滤波单元的输出端；

第二滤波单元，其输入端连接时钟信号源，用以对输入的时钟信号进行虑波，继而输出第二时钟信号；

第二逻辑单元，设有第一输入端与第二输入端，其第一输入端连接时钟信号源，其第二输入端连接第二滤波单元的输出端；

锁存单元，设有第一输入端与第二输入端，其第一输入端与第一逻辑单元的输出端连接，其第二输入端与第二逻辑单元的输出端连接，用以响应第一逻辑单元、第二逻辑单元的输出信号产生一路输出；

第三逻辑单元，设有第一输入端与第二输入端，其第一输入端连接时钟信号源，其第二输入端连接锁存单元的输出端；

第四逻辑单元，设有第一输入端与第二输入端，其第一输入端连接时钟信号源，其第二输入端连接锁存单元的输出端；以及

多路复用单元，设有第一输入端、第二输入端与第三输入端，分别获取锁存单元、第三逻辑单元与第四逻辑单元的输出信号，最终输出第三时钟信号。

上述方案中，利用第一滤波单元对时钟信号的低周期进行滤波，以产生第一时钟信号，利用第二滤波单元对时钟信号的高周期进行滤波，以产生第二时钟信号。所述第一、第二时钟信号经第一、第二逻辑单元接入锁存单元，锁存单元根据锁存器原理输出与时钟信号源有效周期相同的第三时钟信号。所述第三逻辑单元获取所述第三时钟信号，以产生比第三时钟信号的有效周期长的第四时钟信号。所述第四逻辑单元获取所述第三时钟信号，以产生比第三时钟信号的有效周期短的第五时钟信号。所述多路复用单元则用以获取所述的第三时钟信号、第四时钟信号、第五时钟信号与源时钟信号，最终合路输出稳定的时钟信号。

本发明的技术方案进一步包括：

所述第一滤波单元包括第一逻辑模块、第一电阻、第一磁滞逻辑模块以及若干电容；

所述第一逻辑模块，设有输入端与输出端，其输入端作为第一滤波单元的输入端；

所述第一磁滞逻辑模块，设有输入端与输出端，其输入端与所述第一逻辑模块的输出端之间接有第一电阻，其输出端作为第一滤波单元的输出端；

所述第一电阻与磁滞逻辑模块输入端之间设有多个结点，分别对应连接有若干电容，各电容的另一端连接电压源。

进一步的，所述第一滤波单元还包括有第一晶体管，所述第一晶体管的栅极连接第一逻辑单元的第一输入端，漏极连接第一磁滞逻辑模块的输入端，源极连接电压源。

进一步的，所述第一逻辑单元包括一晶体管，所述晶体管的栅极连接第一逻辑单元的第一输入端，漏极连接第一逻辑单元的第二输入端，源极连接信号地。

进一步的，所述第二滤波单元包括第二逻辑模块、第二电阻、第二磁滞逻辑模块以及若干电容；

进一步的，所述第二逻辑模块，设有输入端与输出端，其输入端作为第二滤波单元的输入端；

进一步的，所述第二磁滞逻辑模块，设有输入端与输出端，其输入端与所述第二逻辑模块的输出端之间接有第二电阻，其输出端作为第二滤波单元的输出端；

进一步的，所述第二电阻与磁滞逻辑模块输入端之间设有多个结点，分别对应连接有若干电容，各电容的另一端连接信号地。