[发明专利]内存控制装置及方法

说明书

技术领域

本发明涉及计算机系统技术领域，尤其是一种内存控制装置及方法。

背景技术

内存（也称主存）是计算机系统的一个重要组成部分。计算机系统对内存的读写访问是由内存控制器控制完成的，内存控制器接收来自计算机系统其它部分（比如CPU、显卡等）的访存请求，然后将其转换成对内存的操作命令，并返回数据（针对读命令）或响应（针对写命令）给请求来源。内存控制器在计算机系统的位置如图1所示。

现代主流的内存系统是由DRAM（动态随机访问存储器）构成的。DRAM的典型结构是一个三维的存储空间，一个DRAM是由多个bank（也称为存储体）构成的，一个bank是一个二维的存储空间，可以划分为多个行（也称为页），每个行包含固定个数的存储单元。

对DRAM进行读写访问时，首先需要将目标单元所在的行打开（简称开页），然后发送列地址对目标单元进行访问。另外，在任何时刻一个bank中最多只能有一个行处于打开状态。因此，当一个bank中存在已经打开的行时，如果需要访问该bank中的其他行，首先需要发送一个PRE（precharge，预充电）命令将已经打开的行关闭（简称关页），然后再发送一个ACT（activate，激活）命令将目标行打开，然后再发送读写(RW,read/write）命令。当目标行已经处于打开状态时，此时可以直接发送读写命令。总的来说，对DRAM的一次读写访问可能涉及三种命令：PRE（precharge）、ACT（activate）、RW（read/write）。是否需要发送PRE和ACT命令是由当前DRAM所处的状态和目标地址决定的。

现有技术的内存控制器结构如图2所示，当内存控制器接收访存命令后，直接经过命令译码逻辑被转换成对应于DRAM设备的PRE/ACT/RW等操作，具有调度功能的内存控制器一般会包含一个命令队列，用来存储译码后的PRE/ACT/RW等DRAM操作命令，然后选择逻辑综合考虑访存命令优先级、页命中/页冲突信息、时序控制信息等因素，然后选出一个可发送的DRAM操作（PRE、ACT、RW等）发送给物理控制器。

这种传统的内存控制器将访存命令调度、时序调度以及时序控制的功能掺杂在一起，使得内存控制器设计起来十分复杂，并且给验证、物理实现都带来很大困难。特别是设计传统的内存控制器的选择逻辑同时需要考虑的因素太多，导致设计更加复杂，访存效率低下。

发明内容

本发明提供一种内存控制装置及方法，以解决现有技术中内存控制器的设计复杂和访存效率低的问题。

一方面，本发明提供的一种内存控制装置，包括：访存命令调度器和时序控制器，其中，所述访存命令调度器，用于接收访存装置对内存设备的访存命令，并对所述访存命令进行调度，然后将调度后的访存命令发送给所述时序控制器；所述时序控制器，用于根据所述内存设备的状态将所述调度后的访存命令译码为内存操作命令，并控制所述内存操作命令向所述内存设备的发送顺序和发送时机。

如上所述的内存控制装置，所述访存命令调度器与所述时序控制器经由时序控制接口连接，所述时序控制接口包括：访存命令总线，用于传递所述调度后的访存命令；读数据总线，用于传递从所述内存设备中读出的数据；以及写数据总线，用于传递待写入所述内存设备的数据。

如上所述的内存控制装置，所述访存命令调度器包括：访存命令地址预译码逻辑，用于将所述访存命令的访存地址译码成适于所述内存设备识别的地址信息，以形成译码后的访存命令；访存命令队列，用于存储所述译码后的访存命令；访存命令选择逻辑，根据预定策略确定所述访存命令队列中译码后的访存命令的发送顺序,并按照所述发送顺序将所述译码后的访存命令发送给所述时序控制器。

如上所述的内存控制装置，所述预定策略包括：特定源端口访存命令优先发送、行命中访存命令优先发送、同一类访存命令聚集发送以及bank分组调度发送。

如上所述的内存控制装置，所述访存命令调度器还包括：数据暂存模块，用于存储待写入所述内存设备的数据和从所述内存设备中读出但尚未返回给所述访存装置的数据。

如上所述的内存控制装置，所述时序控制器包括：内存操作译码逻辑，用于根据所述内存设备的状态将所述访存命令调度器调度后的访存命令译码为内存操作命令；内存操作命令队列，用于存储所述内存操作命令；以及操作命令发送控制逻辑，用于控制所述内存操作命令队列中的内存操作命令的发送顺序和发送时机。