[发明专利]具备ESD保护电路的半导体装置

说明书

本发明提供面积小的ESD保护电路。具备：一端与输入端子（11）连接的、N型阱内的P型扩散电阻（12）；在与电源端子连接的N型阱与扩散电阻（12）之间的二极管（14）；栅极及源极与接地端子连接、漏极与扩散电阻（12）的另一端连接的NMOS晶体管（15）；以及在电源端子与接地端子之间产生的寄生二极管。

技术领域

本发明涉及半导体装置。特别是涉及用于保护半导体装置的输入端子的ESD保护电路。

背景技术

对现有的半导体装置的输入端子的ESD保护电路进行说明。图5是示出现有的输入端子的ESD保护电路的电路图。

与输入端子91串联连接的电阻92~93使浪涌从输入端子91向内部电路的传输延迟，防止对内部电路的突入电流。PMOS晶体管94及NMOS晶体管95通常时截止，但在浪涌侵入输入端子91时，利用漏极的PN结的雪崩击穿，使过电流向电源端子或接地端子放电。由此，保护内部电路免于浪涌带来的过电流的影响（例如，参照专利文献1）。

现有技术文献

专利文献

专利文献1：日本特开平11－121750号公报。

发明内容

发明要解决的问题

在现有的保护电路中，需要在电源端子或接地端子与输入端子之间，按每个输入端子分别配置具有使浪涌带来的大电流流过的大面积的PMOS晶体管或NMOS晶体管，有时会妨碍作为半导体装置的IC芯片的面积的缩小。本发明是鉴于上述妨碍而做出的，其课题在于提供具有与以往相比面积更小的ESD保护电路的半导体装置。

本发明为了解决上述课题，提供一种具备ESD保护电路的半导体装置，其特征在于，具有：P型半导体衬底；设于所述半导体衬底的N型阱；一端与输入端子连接的、设于所述阱的P型扩散电阻；在与电源端子连接的所述阱与所述扩散电阻之间形成的寄生二极管；栅极及源极与接地端子连接、漏极与所述扩散电阻的另一端连接的第1 NMOS晶体管；以及配置于所述电源端子与所述接地端子之间的、栅极接地的第2 NMOS晶体管，在所述第1 NMOS晶体管的栅极带电的电子经由所述第2 NMOS晶体管及所述寄生二极管，从所述输入端子引出。

依据本发明，在输入端子的ESD保护电路中，在电源端子侧配置二极管，不需要以往的PMOS晶体管，从而可使半导体装置减少相应量的面积。

附图说明

图1是示出具有ESD保护电路的半导体装置的电路图；

图2是示出电阻及寄生二极管的图，（A）是截面图，（B）是平面图；

图3是示出电阻及寄生二极管的图，（A）是截面图，（B）是平面图；

图4是示出具有另外的ESD保护电路的半导体装置的电路图；

图5是示出现有的ESD保护电路的电路图；

图6是示出具有另外的ESD保护电路的半导体装置的电路图。

具体实施方式

以下，参照附图对本发明的实施方式进行说明。

实施例1

首先，说明输入端子的ESD保护电路的结构。图1示出ESD保护电路的等效电路图。图2是示出图1的电阻及寄生地产生的二极管的图，（A）是截面图，（B）是平面图。