[发明专利]一种用于功率管分段驱动的TDC电路

说明书

技术领域

本发明涉及集成电路技术，具体的说是涉及一种用于DC-DC变换器DCM模式下功率管分段驱动的时间数字转换（Time Digital Converter，TDC）电路。

背景技术

DC-DC变换器是变非固定直流电压为固定直流电压的电压变换器，广泛应用在手机、平板等各种电子便携设备当中。常见的DC-DC变换器分为三类：Buck降压型变换器、Boost升压型变换器、Buck-Boost降压升压型变换器。DC-DC变换器的转换效率影响着电子便携设备某些备受关注的性能，比如续航时间等。为此，转换效率常作为衡量DC-DC变换器性能优劣的重要指标之一。

功率管分段驱动技术是一种能够有效提高DC-DC变换器效率尤其是轻载效率的重要手段。在此技术中，如何检测负载电流是一个关键的问题。常用的SenseFET镜像管方式的电流采样，在大负载电流下有很好的采样精度，但在小负载电流下采样精度会严重下降，不适合用在DCM下进行电流检测。因此，如何在DCM下方便有效地检测负载电流并完成功率管稳定分段成为一个很有意义的问题。

发明内容

本发明所要解决的，就是针对上述传统功率管分段驱动技术存在的问题，提出一种用于功率管分段驱动的TDC电路。

本发明解决上述技术问题所采用的技术方案是：如图1所示，一种用于功率管分段驱动的TDC电路，包括时数转换单元和逻辑控制单元，所述时数转换单元包括延迟模块和锁存模块，所述逻辑控制单元包括分频模块、工作时序产生模块、求和模块和分段判定模块；其中，延迟模块和锁存模块连接，求和模块分别与锁存模块、工作时序产生模块和分段判定模块连接，工作时序产生模块分别与分频模块和分段判定模块连接；

所述延迟模块和锁存模块连接功率管控制信号，在延迟模块中设置有多个检测点作为延迟模块的输出信号输入锁存模块，当功率管控制信号由高电平变低电平时，经反向产生上升沿向后传输，上升沿传到的检测点会由低电平变高电平，未传到的结点仍保持低电平，当外部控制信号由低电平变高电平时，锁存模块在控制信号的控制下将延迟模块输入的多位信号进行锁存，产生n位量化码输出到求和模块，其中n位量化码为功率管控制信号的导通时间；

所述求和模块根据锁存模块输入的n位量化码产生相对应的m位控制信号并输出到分段判定模块，分段判定模块根据m位控制信号产生n位分段控制码；

所述工作时序产生模块用于为控制求和模块和分段判定模块提供使能控制信号；

所述分频模块用于对外部时钟信号进行分频并提供给工作时序产生模块。

本发明总的技术方案，时数转换单元的作用是在每个时钟周期对功率管的导通时间进行一次量化，产生n位量化码，辑控制单元的作用是对时数转换单元产生的量化码进行若干周期的求和，并判定最终的和值处在哪一个区间，然后依据和值区间与功率管开启段数的关系，产生最终的分段控制码。这里采用若干周期量化码的和值作为分段依据，避免了分段控制码的波动，确保了分段的稳定性。

具体的，所述延迟模块由多个延迟单元级联构成，所述锁存模块由多个下降沿触发的D触发器构成，所述D触发器与延迟模块中检测结点的数量相等且依次对应连接。

本发明的有益效果为，用带逻辑控制的TDC电路实现了DC-DC变换器在DCM下的电流检测，并实现功率管的稳定分段。

附图说明

图1是本发明的用于功率管分段驱动的TDC电路的结构示意图；

图2是时数转换单元的结构示意图；

图3是逻辑控制单元工作周期示意图；

图4是应用本发明的分段驱动Buck变换器的结构示意图。

具体实施方式

下面结合附图和实施例，详细描述本发明的技术方案：

如图1所示，为本发明提出的带有逻辑控制的TDC电路，总的来说，其包括时数转换单元和逻辑控制单元两大部分。时数转换单元包括：延迟模块和锁存模块；逻辑控制单元包括：分频模块、工作时序产生模块、求和模块和分段判定模块。

时数转换单元的作用是在每个时钟周期对功率管的导通时间进行一次量化，产生n位量化码。逻辑控制单元的作用是对时数转换单元产生的量化码进行若干周期的求和，并判定最终的和值处在哪一个区间。然后依据和值区间与功率管开启段数的关系，产生最终的分段控制码。这里采用若干周期量化码的和值作为分段依据，避免了分段控制码的波动，确保了分段的稳定性。

各模块之间的连接关系详细描述如下：

en为整体使能信号，接锁存模块和与非门的一个输入端。