[发明专利]肖特基整流器及其制作方法

说明书

技术领域

本发明涉及一种整流器件及其制作方法，特别是涉及一种耐高压肖特基整流器及其制作方法。

背景技术

作为一种最常用的半导体二极管，整流二极管因其具有单向导电性，在反向偏置下能抗耐高电压，因而被广泛地应用在电源整流，电流控向，截波等电子电器产品领域。随着移动数码产品，如手机，平板电脑等广泛使用，低的正向压降，高速反应的整流器件更是这些产品中不可缺少的部件。肖特基二极管便是其中的一类整流二极管，其正反向转换速度快，正向导通压降相对硅材料的PN结更低，在交流直流转换电源，太阳能上广泛也被大量使用。

传统的肖特基整流器件采用了台面工艺（例如图1所示的结构，标记10表示N型衬底，11表示N+掺杂层，12表示金属），金属（如铝、钼）与掺杂的硅材料（如N型掺杂）结合构成了肖特基势垒，其具有整流特性，阳极为金属，阴极为掺杂的半导体。选择不同的金属，能得到不同的正向电压。由于肖特基结构为单载流子结构，阳极注入漂移区的载流子为电子，并且在漂移区不存在少数载流子，因此无反向恢复时间，具有开关速度快等优点被广泛用在高速整流电路中。但是，金半接触的肖特基势垒为单边结，在提高器件速度的同时也引入了较大的反向漏电，因此，传统肖特基的耐压一般在百伏以内。对于那些需要有高的反向耐压及低的反向漏电要求的器件应用，传统肖特基显然无法满足要求。

为改善传统的台面肖特基结构存在的不足，现有肖特基整流器在传统结构上引入了MOS（业内对场效应管的简称）结构。

在传统肖特基二极管结构中，加入沟槽MOS结构，利用MOS电容产生的耗尽层夹断肖特基势垒区，将肖特基势垒区的反向电场引入器件内部，以提高肖特基的抗反向电压能力。图2是采用平面工艺方案设计的肖特基整流器件，在其内部加入了沟槽MOS结构。图2中1A为高掺杂衬底，1B为导电层，金属1D覆盖导电层1B和沟槽1C区域；金属1D和N型导电层1B接触后形成肖特基势垒，这部分区域即为肖特基势垒区。MOS结构由金属1D、沟槽1C及N型导电层1B构成，在沟槽1C内，氧化层1G和填入的掺杂多晶硅材料1H构成MOS结构的栅极，并围绕肖特基势垒区域。顶部金属1D为肖特基整流器的阳极，底部衬底1A为阴极。当阳极1D加正向电压，即金属1D偏置正电压时，这时，MOS结构不会对肖特基势垒产生影响，肖特基整流器为正向导通，具有低的正向导通电压；当阳极加负电压，即金属1D偏置负电压时，肖特基势垒呈反向偏置，承受反向电场，这时，MOS电容将产生耗尽层1E，该耗尽层随反向电压升高在导电层1B内扩展，最后碰触，并向下扩展，将肖特基势垒区夹断，如图3所示，这时，肖特基势垒区的反向电场被MOS电容产生的耗尽层1E引入于导电层1B的内部，其效果是调节了MOS沟槽内的电场分布，降低了肖特基势垒结的电场强度，整体上减小了肖特基整流器的反向漏电流。该结构能将肖特基整流器件的反向电压做到数百伏，同时又有较小的反向漏电流。

现有的MOS结构肖特基整流器虽然提高了反向电压的承受力，但从图2和图3中可看出，在反偏情况下，MOS电容产生的耗尽层1E在沟槽底部产生严重的折弯1F，在该折弯处反向电场高度集中，导致器件提前雪崩击穿，无法将耐压做高。

现有MOS结构肖特基整流器的改进方法，由图4所示，针对如上所述的问题，现有的改进方法是将沟槽设计成上宽下窄结构，从图4所示的结构中可以看出，由于沟槽上部的宽度大于沟槽下部的宽度，即沟槽底面和侧边的内侧弯角比图3所示的沟槽结构的内侧弯角更大，因此MOS电容产生的耗尽层在底部的折弯变缓（以标记2F表示），进而降低了该区域的电场强度，该内侧角度越大，电场越小。根据内侧角的不同设计，反向击穿耐压较之图3所示的沟槽结构可以提高15-40%。这种结构的缺点是，其顶部尺寸必须尽可能设计的大，才能得到更有效地减缓沟槽底部电场。这种设计不利于减小器件的面积，另外，折弯引起的电场未被消除，依然存在。

发明内容

本发明要解决的技术问题是为了克服现有技术中肖特基整流器的反向耐压不够高、反向漏电较大的缺陷，提供一种耐高压肖特基整流器及其制作方法。

本发明是通过下述技术方案来解决上述技术问题的：

一种肖特基整流器，其包括一第一导电类型衬底，其特点在于，该肖特基整流器还包括：

形成于该第一导电类型衬底表面的第一导电类型导电层；

形成于该第一导电类型导电层中的至少一个沟槽，

形成于每个沟槽中的侧壁氧化层和底部氧化层，其中该侧壁氧化层形成于沟槽的侧壁上，该底部氧化层形成于沟槽的底部；