[发明专利]用于对准集成电路上的时钟信号的方法和设备

说明书

本申请要求2013年1月16日提交的美国专利申请No.13/742,775的优先权，其全部内容通过引用合并于此。

技术领域

本发明涉及对准时钟信号的方法和设备，更具体地，涉及对准集成电路上的时钟信号的方法和设备。

背景技术

集成电路器件，诸如现场可编程门阵列(FPGA)、专用集成电路(ASIC)等可以用于实现各种功能。例如，FPGA器件可以被配置为基于不同用户设计执行各种用户功能。可以在各种不同系统(例如，通信系统)中使用集成电路器件。

集成电路器件可以包括支持多种协议的多个输入-输出元件。作为示例，集成电路器件可以包括高速收发器(发送器和接收器)通道，其可以用于与连接到该器件的其它部件或者电路通信。集成电路器件上的收发器通道通常支持多个不同的输入-输出协议。

很多多通路高速串行接口协议(例如，Interlaken,PCI Express,XAUI)可以对具体接口中的任何两个发送通道之间存在的数据偏斜的量施加要求。为了确保不同通道之间的正确同步，可以使用电路来使偏斜最小化。这种电路可以用于“接合”收发器通道(例如，以减少每对收发器通道之间的偏斜)。

一般地，用于收发器通道接合的常规技术带来若干限制和折中(例如，对支持的数据率、可被接合的通道的数量、通道的位置等的限制)。为了克服一些限制和折中，集成电路器件通常包括支持多个不同接合方法的电路。然而，包括这些类型的接合电路的需要导致附加的硅面积开销并且可能增大设计复杂度(即，需要更长的验证时间)。

发明内容

提供用于动态地最小化高速串行接口中的多个输入-输出元件(例如收发器通道)之间的偏斜的电路和技术。本发明的实施方式可以包括将多个收发器通道接合到一起的电路和技术。

应理解的是可以按照多种方式诸如过程、设备、系统或者装置来实现本发明。下面描述本发明的几个发明实施方式。

一种对准在集成电路上的多个收发器通道中的时钟信号的方法，该方法可以包括：基于主时钟信号的相位调整从时钟信号的相位以产生中间从时钟信号。可以从主收发器通道接收主时钟通道。随后，可以基于由从收发器通道产生的中间从时钟信号的相位调整主时钟信号的相位。基于进行的调整获得总调整值，并且基于所获得的总调整值可以在从收发器通道进一步调整中间从时钟信号的相位。经调整的从时钟信号可以由丛收发器通道产生。

校准集成电路中的时钟信号的方法可以包括：在不同收发器通道电路接收时钟信号并且调整接收的时钟信号。作为示例，具有第一时钟信号的第一收发器通道电路可以从第二收发器通道电路接收第二时钟信号。第一收发器通道电路可以包括时钟产生电路。时钟产生电路可以基于在所述第一收发器通道电路接收的所述第二时钟信号的相位调整所述第一时钟信号的相位。在一个实施方式中，第一收发器通道电路可以进一步包括延迟电路。利用延迟电路基于预定偏置值可以调整第一时钟信号的相位以对准所述第二收发器通道电路处的所述第二时钟信号的相位。

集成电路可以包括具有可操作以输出通道时钟信号的时钟电路的收发器通道电路。所述集成电路可以还包括：相位检测器电路，其可操作以将通道时钟信号与基准时钟信号比较以响应于所述通道时钟信号和所述基准时钟信号之间的所述比较产生相位输出信号。所述集成电路还可以包括：延迟电路，其可操作以接收所述通道时钟信号和所述相位输出信号以基于所述通道时钟信号和控制信号产生延迟的通道时钟信号。

附图说明

图1是根据本发明的一个实施方式的示例性的集成电路的框图。

图2A示出根据本发明的一个实施方式的以接合的配置而耦合的两个示例性串行器。

图2B示出根据本发明的一个实施方式的示例性时钟产生缓冲电路。

图3A示出根据本发明的一个实施方式的具有校准电路的示例性的接合的收发器通道电路。

图3B示出描绘根据本发明的一个实施方式的从时钟信号和主时钟信号的不同阶段的示例性的波形。

图4示出根据本发明的一个实施方式的用于在集成电路中校准时钟信号的示例性步骤。

图5A示出根据本发明的一个实施方式的具有校准电路的例示性的收发器通道电路。

图5B示出根据本发明的另一个实施方式的示例性的收发器通道。

图6A描绘根据本发明的一个实施方式的一起处于“上接合”配置中的两个示例性收发器通道。