[发明专利]带有匹配地址控制的多端口存储器

权利要求书

1.一种多端口静态随机存取存储器SRAM，包括：

多个字线中的第一字线和第二字线；

多个位线对中的第一位线对、第二位线对、第三位线对以及第四位线对；

耦合于所述多个字线和所述多个位线对的位单元阵列，其中所述位单元阵列包括：

第一位单元，所述第一位单元具有第一存储锁存器并且耦合于所述第一字线和所述第一位线对，以访问第一存储锁存器，以及耦合于所述第二字线和所述第二位线对，以访问所述第一存储锁存器；以及

第二位单元，所述第二位单元具有第二存储锁存器并且耦合于所述第一字线和所述第三位线对，以访问第二存储锁存器，以及耦合于所述第二字线和所述第四位线对，以访问所述第二存储锁存器；以及

用于访问所述位单元阵列的第一组多个读/写数据线对中的第一读/写数据线对、以及用于访问所述位单元阵列的第二组多个读/写数据线对中的第二读/写数据线对，其中：

所述第一读/写数据线对经由第一开关逻辑耦合于所述第一位线对，以及经由第二开关逻辑耦合于所述第三位线对；以及

所述第二读/写数据线对经由第三开关逻辑耦合于所述第二位线对，以及经由第四开关逻辑耦合于所述第四位线对；以及

匹配检测器，所述匹配检测器基于第一访问地址的至少一部分是否与第二访问地址的至少一部分相匹配，来提供匹配指示，以及响应于所述匹配指示指出了匹配，所述第三开关逻辑和第四开关逻辑的状态被设置为使得所述第二位线对和所述第四位线对保持从所述第二读/写数据线对解除耦合。

2.根据权利要求1所述的多端口SRAM，还包括：

耦合电路，其中，响应于所述匹配指示指出了匹配，所述耦合电路将所述第一读/写数据线对和第二读/写数据线对的真数据线彼此耦合，并且将所述第一读/写数据线对和第二读/写数据线对的互补数据线彼此耦合。

3.根据权利要求2所述的多端口SRAM，其中所述耦合电路包括：

第一晶体管，所述第一晶体管具有第一电流电极、第二电流电极和控制电极，所述第一电流电极被连接到所述第一读/写数据线对的所述真数据线，所述第二电流电极被连接到所述第二读/写数据线对的所述真数据线，以及所述控制电极被耦合以接收所述匹配指示；以及

第二晶体管，所述第二晶体管具有第一电流电极、第二电流电极和控制电极，所述第一电流电极被连接到所述第一读/写数据线对的所述互补数据线，所述第二电流电极被连接到所述第二读/写数据线对的所述互补数据线，以及所述控制电极被耦合以接收所述匹配指示。

4.根据权利要求1所述的多端口SRAM，还包括：

列解码电路，所述列解码电路响应于所述第一访问地址来提供第一列解码输出，以及响应于所述第二访问地址来提供第二列解码输出。

5.根据权利要求4所述的多端口SRAM，其中，响应于所述匹配指示未指出匹配，所述第一开关逻辑和第二开关逻辑的状态由所述第一列解码输出确定，使得所述第一位单元和第二位单元中的一个被所述第一读/写数据线对访问，以及所述第三开关逻辑和第四开关逻辑的状态由所述第二列解码输出确定，使得所述第一位单元和第二位单元中的一个被所述第二读/写数据线对访问。

6.根据权利要求4所述的多端口SRAM，其中，响应于所述匹配指示指出了匹配，所述第一开关逻辑和第二开关逻辑的状态由所述第一列解码输出确定，以及所述第三开关逻辑和第四开关逻辑的所述状态被设置为使得所述第二位线对和所述第四位线对保持从所述第二读/写数据线对解除耦合，而与所述第二列解码输出的值无关。

7.根据权利要求1所述的多端口SRAM，还包括：

第一读/写电路，所述第一读/写电路耦合于所述第一读/写数据线对，使得当所述第一字线被选择的时候，所述第一读/写数据线对基于所述第一开关逻辑和第二开关逻辑的状态，访问所述第一位单元或第二位单元中的一个；以及

第二读/写电路，所述第二读/写电路耦合于所述第二读/写数据线对，使得当所述第二字线被选择并且所述匹配指示未指出匹配的时候，所述第二读/写数据线对基于所述第三开关逻辑和第四开关逻辑的状态，访问所述第一位单元或第二位单元中的一个。