[发明专利]一种差分信号反转纠正电路及其方法

说明书

技术领域

本发明涉及通信信息技术领域，具体的说是一种差分信号反转纠正电路及其方法。

背景技术

随着计算机技术以及集成电路技术的飞速发展，高性能的计算机系统越来越成为经济社会发展的需要。这就为计算机系统的设计难度带来巨大挑战，例如，系统互连（包括芯片、板卡、系统）数据传输速率、数据传输带宽均达到了前所未有的水平，目前计算机系统关键芯片组间传输频率达近十GHz，数据传输带宽达几十GB/s，高速信号传输速率达10Gbps左右，高速信号传输宽度也达到几十通道，高速信号采用差分信号传输，这就更加剧了信号线的数量巨大，为芯片设计、PCB设计、系统设计均带来了巨大挑战。例如QPI接口串行数据信号宽度达20通道，均采用差分信号传输。因此这就为片间串行数据多通道差分高速传输设计带来巨大难题。一方面高位宽的串行数据差分信号为系统PCB设计带来挑战，因信号质量的要求，多通道信号并不能严格排序布线；另一方面，在多处理器系统中，一片主板集成多颗处理器或其他芯片组，导致多通道高速端口并不能排序布线，有的必须交错，甚至差分信号反转布线。以上挑战为PCB的设计、芯片的设计验证均带了极大的复杂性，严重影响系统设计验证周期，因此在芯片内部设计差分信号反转纠正电路可以有效解决该难题。

发明内容

本发明的技术任务是解决现有技术的不足，提供一种差分信号反转纠正电路及其方法。

本发明的技术方案是按以下方式实现的，该一种差分信号反转纠正电路，包括设置在两个互连节点之间的以下模块：

数据帧发送模块，包括输入端口一、输入输出端口二、输入输出端口三，该输入端口通过缓冲器一连接P线和N线，输入输出端口二和输入输出端口三相互并联后分别接入P线和N线；

反转控制信号生成模块，包括与P线和N线连接的缓冲器二、与缓冲器二串联的比较器、控制链路，该控制链路包括：上行链路，即输入端设置在缓冲器与比较器之间的配置模块、与配置模块串联的控制开关一，该控制开关一的输出端分别连接在P线和N线上；下行链路，即输入端设置在缓冲器与比较器之间的控制开关二，该控制开关二的输出端分别连接在P线和N线上。

一种差分信号反转纠正方法，其操作过程为：

当链路进入链路检测和反转纠正模式时，数据帧发送模块生成相应的逻辑序列，并完成发送，接收端接收序列数据，并由比较器对接收到的序列进行比较和处理，形成相应的反馈或者校验，从而达到链路检测、差分纠正的目的；

比较器的比较结果通知反转控制信号生成模块，生成相应的控制序列，控制数据接收的正确性，控制链路是否执行反转操作。

其详细操作过程为：

数据帧发送模块生成逻辑“1”序列，并由输入输出端口二和输入输出端口三完成序列发送，在接收端由配置模块控制控制开关进行信号下拉，同时由输入输出端口二和输入输出端口三检测下拉结果，若检测为逻辑“0”则表示链路连通，否则，链路故障；

如果链路连通，数据帧发送模块生成逻辑“1”或者逻辑“0”序列，并由输入端口一完成序列发送；

在接收端比较器将接收到的逻辑“1”序列或者逻辑“0”序列与高低电平比较，若发送的为逻辑“1”序列，则与高端平比较，若发送的为逻辑“0”序列，则与低电平比较；

如果发送的为逻辑“1”序列，接收端与高电平进行比较，当比较结果相同时，比较器输出逻辑“0”，该传输链路没有发生差分信号反转，数据恢复时采用P-N，当比较结果不同时，比较器输出逻辑“1”，通知反转控制信号生成模块，控制数据接收模块对该线路进行反转控制，即数据恢复时采用N-P。

当传输链路为多通道传输时，控制状态机控制互连节点进入链路检测和反转纠正模式，各个通道分别进行通道检测和反转纠正，未发生反转的通道接收端采用P-N方式恢复数据，发生反转的通道接收端采用N-P的方式恢复数据。

本发明与现有技术相比所产生的有益效果是：

本发明的一种差分信号反转纠正电路及其方法充分考虑差分信号传输链路的特点，采用检测判定、自动纠正的方法，实现高速差分链路差分信号反转的检测与控制，同时适用于多通道并行检测与纠正，可有效提高逻辑设计验证效率，减少硬件调试复杂度；弥补了手动进行差分控制的难度和复杂度，采用传输链路连通性和信号反转的自动判定，并根据判定情况自动形成控制信号，控制数据接收的正确性；适用范围广泛，不论在FPGA芯片逻辑设计，还是在ASIC芯片逻辑设计均适用；实用性强，易于推广。

附图说明

附图1是本发明的差分信号反转纠正电路图。