[发明专利]FPGA中进行电子设计自动化的逻辑单元装箱方法

说明书

技术领域

本发明属于计算机技术领域，特别涉及一种电子设计自动化设计装箱打包方法，可用于同构，异构等多种FPGA芯片的应用设计。

背景技术

80年代中期，美国Xilinx公司首先推出了现场可编程门阵列器件FPGA，它是在可编程逻辑阵列PLA和通用阵列逻辑GAL的基础上进一步发展的产物。随着集成电路的深亚微米制造技术和设计技术的迅速发展，集成电路进入了系统级SOC时代。Xilinx公司推出的百万门Virtex系列的FPGA，为解决系统级设计问题提供了新的FPGA平台。目前，国外FPGA的设计技术和加工工艺成熟，产品门类齐全，可以提供上百个系列品种，芯片集成度已达到上百万门，并广泛应用于通信、航天、航空、导航、遥感、遥测等国防领域。美国Xilinx、Altera、Lattice和Actel等公司垄断了全球可编程逻辑器件市场。而国内的芯片发展基本上处于一穷二白的阶段，没有自主产权的核心工艺技术，所以研发我国自主的FPGA芯片已经刻不容缓。

使用FPGA芯片必须要有支持FPGA开发的电子设计自动化软件，开发基于FPGA的电子设计自动化软件的设计流程包括：逻辑综合，工艺映射，单元划分，逻辑单元装箱，布局，布线，编程下载等步骤，如图1所示。其中：

网表优化，用于实现消除冗余的逻辑，减少电路实际所需的面积；

工艺映射，用于将优化后的网表转化为由查询表LUT和时序单元组成的电路，实现在满足输入约束的条件下，将更多的组合逻辑放入到一个查询表LUT，以减少所需FPGA的容量；

单元划分，用于将规模大小超过FPGA容量的LUT集成单元，划分成几个能分别放进到给定的FPGA中的小的LUT单元组；

逻辑单元装箱，用于根据划分后的LUT单元组之间的互连时延信息，计算LUT之间的互连延迟并算出每个LUT的权重值，然后按照权重值的大小对LUT进行排序，将一个个LUT单元按照顺序依次装箱到可配置逻辑单元CLB中；

布局，用于将装箱之后的CLB单元映射到实际FPGA的各个逻辑位置，以达到减少CLB之间连线的交错度，缓解布线模块的压力；

布线，用于实现将CLB之间的各个连接采用FPGA内部已经存在的连线资源连接起来，使整个电路被完全映射到给定的FPGA芯片上；

编码下载，根据布线映射好的电路，通过编译生成所要使用的位数据流文件，然后将此数据文件下载到FPGA芯片中。

所述的逻辑单元装箱，通常依赖于FPGA的结构，目前比较流行的FPGA结构就是在一个可配置逻辑单元CLB内部含多个查询表LUT，这些查询表LUT之间共享输入，同时它们的输出也可以通过互连资源反馈到输入端。现有的逻辑单元装箱方法基本分为以下两种：

一种是通过牺牲可配置逻辑单元CLB的数量来提高最终电路的时延性能，例如T-vpack逻辑单元装箱方法，该方法就是在计算时延阶段通过反复的回朔计算来提高最终电路的时延，即在对每一个查询表LUT填装完成后，都会去对整个电路的时延信息进行更新，同时计算查询表LUT所对应的时延权值。这种方法虽然能保证电路时延性能的高效，但却没有对最终电路的面积，即消耗的可配置逻辑单元CLB的数量进行很好的优化控制，使得最终加载到FPGA开发板上的电路消耗的可配置逻辑单元CLB过多。

另一种是通过牺牲电路的时延性能来减小最终电路的可配置逻辑单元CLB消耗，例如R-pack逻辑单元装箱方法，该方法就是将最终电路消耗可配置逻辑单元CLB的个数作为首要的优化目标对查询表LUT进行装箱打包，并为了保证对查询表LUT装箱的连续性，在计算时延阶段对电路的时延信息不进行回朔更新。这种方法虽在保证查询表LUT连续装填的情况下，能充分控制最终电路消耗的可配置逻辑单元CLB的数量，但却忽略了对电路最终延迟性能的保障，使得最终加载到FPGA开发板上的电路运行时间过长。

发明内容

本发明的目的在于针对上述已有技术的不足，提出一种FPGA中进行电子设计自动化的逻辑单元装箱方法，以综合考虑电路的最终的时延性能以及消耗的可配置逻辑单元CLB的数量，使得最终设计出来的电路达到尽可能高的性能。

实现本发明目的的技术方案，包括如下步骤：

A.计算电路中每个查询表LUT的关键度B：

（A1）将经过工艺映射，单元划分处理后的电路作为一个有向无环图DAG，该有向无环图中的节点表示具有存储电路逻辑功能的查询表LUT；有向无环图中的边表示查询表LUT之间的线网连线，根据查询表LUT之间的实际连接关系对有向无环图中的每条边赋上相应的时延权重值；