[发明专利]用于纳米线晶体管的漏电减少结构

说明书

本说明书的纳米线器件可以包括形成在至少一个纳米线晶体管与微电子衬底之间的高掺杂垫层，纳米线晶体管形成在微电子衬底上，其中，高掺杂垫层可以减小或基本上消除漏电和高栅极电容，漏电和高栅极电容可以发生在纳米线晶体管的栅极结构的底部。由于形成高掺杂垫层可能在纳米线晶体管的源极结构与漏极结构之间的界面处引起栅极感应的漏极漏电，因此可以在高掺杂垫层与纳米线晶体管之间形成薄的未掺杂或低掺杂材料层。

技术领域

本说明书的实施例通常涉及纳米线微电子器件领域，并且更具体地来说，涉及在微电子衬底与形成于其上的纳米线晶体管之间具有垫层以大量减少或消除NMOS结构和PMOS结构的漏电的纳米线结构。

背景技术

集成电路组件的较高性能、较低成本、增长的微型化以及集成电路较高的封装密度是微电子产业对于制备微电子器件的持续目标。随着这些目标被实现，微电子器件按比例缩小(即，变得较小)，这增加了对来自每个集成电路组件的最佳性能的需要。

随着微电子器件的尺寸按比例缩小经过15纳米(nm)节点而保持迁移率的提高和短沟道控制在微电子器件制备中提供了挑战。纳米线可用于制备提供提高的短沟道控制的微电子器件。例如，硅锗(Si_xGe_1-x)纳米线沟道结构(其中x<0.5)提供了可观的Eg下的迁移率的提高，其适合于在利用较高电压工作的许多常规产品中使用。此外，硅锗(Si_xGe_1-x)纳米线沟道(其中x>0.5)提供了较低Egs下的迁移率的提高(例如，适合于移动/手持域中的低电压产品)。

已经尝试了许多不同的技术来制备基于纳米线的器件并设定其尺寸。然而，在晶体管漏电和栅极电容领域中可能仍然需要改进。

附图说明

在说明书的结论部分中具体指出并明显要求了本公开内容的主题。根据下面结合附图进行的描述和所附权利要求，本公开内容的前述特点和其它特点将变得更加充分明显。能够理解，附图仅仅描绘了根据本公开内容的几个实施例，并且因此并不被认为限定了本公开内容范围。通过使用附图，本公开内容将被描述为具有另外的特征和细节，以使得可以更容易地确定本公开内容的优势，其中：

图1是纳米线晶体管的斜视图。

图2是通常沿着图1中的线2-2观察的附接NMOS纳米线晶体管和PMOS纳米线晶体管的侧面横截面视图。

图3-6是根据本说明书实施例在微电子衬底上形成高掺杂垫层的工艺的侧面横截面视图。

图7-9是根据本说明书另一个实施例在微电子衬底上形成高掺杂垫层的工艺的侧面横截面视图。

图10是根据本说明书实施例的形成在高掺杂垫层上的叠置层的侧面横截面视图。

图11是根据本说明书实施例的形成在高掺杂垫层上的低掺杂垫层的侧面横截面视图。

图12是根据本说明书实施例的形成在图11的低掺杂垫层上的叠置层的侧面横截面视图。

图13-22是根据本说明书实施例的形成纳米线晶体管的工艺的斜视图。

图23是根据本说明书实施例的制备微电子器件的工艺的流程图。

图24例示了根据本说明书的一种实现方式的计算设备。

具体实施方式