[发明专利]用于eDRAM的选择晶体管中的背栅

说明书

本发明总体上涉及微电子领域。更具体地，本发明涉及嵌入式DRAM(动态随机存取存储器)领域，并且提供一种新结构，其通过在选择晶体管上使用背栅来实现改进的性能。相同的结构也可以用在DRAM应用中。

如今，DRAM出现在大多数电子设备中。它们通常形成微控制器或微处理器的主存储器。一般而言，分别根据DRAM实现在独立管芯(die)上或者与微控制器/微处理器实现在同一管芯上将它们划分为独立式DRAM和嵌入式DRAM(以下称为eDRAM)。eDRAM的大小和设计约束条件与独立式DRAM不同。特别地，eDRAM的容量通常小于独立式DRAM的容量。例如，如今独立式DRAM的大小为千兆字节以及更多，而可以看到嵌入式DRAM的大小范围在几十万字节以上。

通常，每个DRAM的最小基本块提供有存储元件和晶体管，其中该存储元件可以采用几种形式，但通常被实现为电容器，该晶体管允许或阻止对存储元件的存取。当晶体管允许存取时，存储元件可以被写入或读出。当不允许访问时，DRAM处于保持模式。该晶体管通常被称为“选择晶体管”。

在独立式DRAM中，选择晶体管通常相当长，以减少来自存储单元的漏电(leakage)并降低短沟道效应。如今，选择晶体管是3D元件，其折叠在沟槽中。于是长沟道的占用面积(footprint)很小。另一方面，在嵌入式DRAM中，通常不提供这样的3D元件。因此，在eDRAM中，必须使用提供非常低的截止电流(off current)的选择晶体管，从而保证存储单元具有适当的保持时间，同时还具有短沟道长度以节省面积。为了实现这样的目的，选择晶体管通常被构造为具有高阈值电压。这例如可以通过适当的掺杂分布(profile)获得。然而，高阈值电压在晶体管必须导通时是不利的，这是因为导通电流(on current)不能达到足以进行快速操作的水平。当选择晶体管必须闭合(也就是必须导通)以读取/写入在存储元件中存储的值时，通常在过驱动模式下通过使用选择晶体管来解决。

由于过驱动电压需要高电压电路自身的可用性并且选择晶体管必须制成抗过驱动操作，因此使用过驱动电压是相当复杂的。特别地，由于该晶体管必须在过驱动模式下使用，其绝缘栅(dielectric gate)必须比例如在电路的其余部分中使用的“标准”晶体管的绝缘栅更厚。这进一步要求额外的制造步骤，而这增加了嵌入式DRAM的成本。另外，这种操作模式减慢了选择晶体管的打开和闭合，而这进而减慢了嵌入式DRAM的操作。此外，将驱动电压增加到过驱动电压显著地增加了嵌入式DRAM的功耗。

本发明鉴于上述问题提出，并且本发明的目的在于提供一种用于嵌入式DRAM的改进结构，其使得能够在没有过驱动电压的情况下来操作嵌入式DRAM。这通常通过针对选择晶体管采用双栅极结构(特别是通过针对选择晶体管增加背栅)来实现。

特别地，本发明的实施方式可以涉及一种eDRAM存储元件，其包括：第一存储节点；位线(bitline)节点，该位线节点用于存取存储在存储节点的值；以及选择晶体管，该选择晶体管控制从位线节点到存储节点的存取，其中所述选择晶体管具有前栅和背栅。

这提供了选择晶体管的阈值电压可以通过背栅进行控制的有益优点，从而使得能够获得期望的阈值电压，而无需针对选择晶体管使用特定的晶体管，该特定的晶体管与管芯上的逻辑晶体管的制造不兼容。背栅也有助于减小选择晶体管的漏电流。

在一些实施方式中，背栅可以被配置为被极化以增加选择晶体管的阈值电压。

这提供了能够实现所期望的低截止电流的有益优点。

在一些实施方式中，背栅可以被配置为被极化以在eDRAM存储元件的保持操作期间增加选择晶体管的阈值电压。

这提供了能够在保持模式期间实现所期望的低截止电流的有益优点。

在一些实施方式中，背栅可以被配置为被极化以在eDRAM存储元件的读取和/或写入操作期间降低选择晶体管的阈值电压。

这提供了晶体管在读取和/或写入期间快速地操作的有益优点。

本发明还可以涉及一种eDRAM组，其至少包括第一eDRAM存储元件和第二eDRAM存储元件，两者是依照上述第一或第二实施方式的eDRAM存储元件，其中第一eDRAM存储元件的背栅连接至第二eDRAM存储元件的背栅。

这提供了能够针对多个eDRAM存储元件容易地控制单个背栅的有益优点。

在一些实施方式中，第一eDRAM存储元件的位线节点可以与第二eDRAM存储元件的位线节点相同。