[发明专利]具有改进的辅互连网络的多处理器系统

说明书

技术领域

本发明涉及多处理器系统，并且更具体地涉及具有多个处理器元件、存储器和主互连网络的多处理器系统中的改进的辅互连网络。

背景技术

计算机和数字信号处理(DSP)系统可包括多个处理元件(PE)、支持性存储器(SM)、数据互连网络(IN)、以及输入和输出(I/O)接口。在多个PE可用的情况下，系统可支持并行算法以更快地完成任务或降低完成任务的能量。并行算法常常需要以很高的速率进出系统以及穿过系统在PE和SM之间来对数据进行流送。在这些系统中，互连网络一般包括至少一个高带宽(高的每秒位吞吐量)主互连网络(PIN)。PIN被优化用于相对较大的消息的高的每秒位吞吐量，但不具有特别低的延迟(点到点的递送延时)。

包括PIN的至少一个现有技术的多处理器系统还包括附加低带宽辅互连网络(SIN)。被实现为“串行总线”(SB)的高延迟类型SIN先前已被实现在由Coherent Logix公司(本申请的受让人)制造的、被称为HyperX hx3100A的多处理器IC芯片上。图1示出了在HyperX hx3100A上实现的现有技术的串行总线(SB)，其还被称为辅互连网络(SIN)。图1所示的现有技术SIN被设计为与PE、SM、PIN、芯片I/O接口、电网和时钟网络一起被嵌入多处理器IC芯片中。如所示出的，该串行总线架构在穿过该芯片曲折反复的长环路中将所有PE和SM互连。这允许SIN用最小的面积和功率消耗来支持有保障的消息递送(GMD)。因此，SIN是首先旨在为应用和系统软件的程序员提供调试支持的片上串行总线(SB)。此外，SB能够在系统启动期间被用于加载存储器和执行通电系统测试。此外，SB可在运行时被用于执行各种系统管理功能，诸如针对个体PE和I/O端口的时钟频率的控制、在PIN中设置安全性屏障以及PE消息传递。最后，SB还可被用于IC测试和评估。

图1所示的现有技术SIN具有组织为本地接口单元之间的链路的单向菊花链的串行总线(SB)架构，该链的两端均被耦接到串行总线控制器(SBC)单元。如图1所示，典型本地接口单元被称为串行总线从属(SBS)接口单元；之所以这样叫是因为其不能发布命令(如下文所更详细描述的)。每个SBS接口单元被耦接到一个PE、一个SM单元、一个SB输入链路和一个SB输出链路。每个SBS单元被分配唯一的地址值，使得个体消息可被发送给特定的SBS单元。每个SBS接口单元(SBS-IU)包含寄存器和逻辑，以将PE和SM的占主导地位的字并行格式之间的消息格式转换为SB链路的占主导地位的位串行格式。接口单元之间的每条链路是2条并行线，一条线运送数据信号(SBDATA)，另一条线运送时钟信号(SBCLK)，以在接收器输入触发器处捕获数据。由SBCLK上的多个脉冲来表示存在消息，一个脉冲用于SBDATA上的每个数据位；并且由SBCLK上的恒定值来表示不存在消息。

在一些实施例中，SBS-IU可配置有缓冲器以接收固定长度的SB消息。首先(在芯片重置时)，SBS-IU可进入中继器模式，在该模式中，SBS-IU可接收固定长度的SB消息并将消息头中的地址与其自身的唯一地址进行比较。如果不存在地址匹配，则SBS-IU可将消息传递给该链中的下一个SBS-IU。在地址匹配的情况下，SBS-IU可进入通道模式，在该模式中，随后的消息被认为是可能的命令，直到它接收到返回中继器模式的命令为止。SBS-IU可被配置为对来自适当编码的SB消息的一组命令进行解码。如果SB消息不是针对该组命令中的一个命令适当编码的，则SBS-IU忽略该SB消息。在各个实施例中，命令包括：读取和写入SBS-IU配置寄存器、(重置DMR、重置PE、设置PE的时钟频率、重置I/O电路(如果存在的话)以及设置PIN路由器安全性屏障)、在特定地址或地址块处读取和写入SM、读取和写入在某些情况下包括消息寄存器的PE寄存器、设置PE断点、强制PE中断、单步执行PE、唤醒PE(使运行)、以及启用/禁用PE参与全局中断信令。对于读取命令，SBS-IU可生成包含读出数据的返回SB消息，并将其发送给链中的下一个SBS-IU。返回SB消息可穿过链中的其它SBS-IU(因为它们处于中继器模式)；并且可被SBC转发给建立通道的控制器。