[发明专利]具有超结构造的纵型MOSFET的半导体装置及其制造方法

说明书

本申请基于2012年12月7日提出的日本申请号2012-268412号、2012年12月7日提出的日本申请号2012-268413号、以及2013年10月25日提出的日本申请号2013-222256号，将这些申请的记载内容援用于本申请。

技术领域

本发明涉及具备超结(以下称作SJ)构造的纵型MOSFET的半导体装置及其制造方法，该SJ构造为，在形成于第一半导体层的沟槽内使第二半导体层外延生长而形成SJ构造。

背景技术

一直以来，已知一种具有n型柱与p型柱交替地反复形成的SJ构造的半导体装置(例如，参照专利文献1)。在制造SJ构造的半导体装置时，例如图9(a)所示，使用在n⁺型硅基板J1的表面上外延生长了n^-型层J2的半导体基板J3来进行。如图9(b)所示，在n^-型层J2形成了沟槽J4之后，如图9(c)所示，在该沟槽J4内使p^-型层J5外延生长。然后，如图10(a)所示，通过表面的平坦化研磨来除去形成于沟槽J4之外的p^-型层J5而使p^-型层J5仅残留在沟槽J4内。由此，形成具有由n^-型层J2构成的n型柱与由p^-型层J5构成的p型柱交替地反复的PN柱的SJ构造。

之后，如图10(b)所示，在形成SJ构造之后，使p^-型层J6外延生长，之后进行其以后的器件形成工序。例如，如图10(c)所示，通过与以往相同的方法，进行n⁺型源极区域J7、沟槽栅极构造J8、表面电极J9以及背面电极J10的形成工序等。通过这种方法来制造SJ构造的纵型MOS晶体管。

但是，在使p^-型层J5以埋入沟槽J4内的方式外延生长之后进行的p^-型层J5以及n^-型层J2的表面的平坦化研磨的偏差较大，PN柱的深度产生偏差而无法高精度地成为所期望的深度。其原因为，虽然也存在外延生长自身的精度的问题，但在更大程度上，p^-型层J5以及n^-型层J2的平坦化研磨成为相同半导体材料(例如硅)的研磨加工，在原理上难以在所期望的膜厚进行研磨停止。而且，当如此产生PN柱的深度偏差时，产生半导体装置的耐压产生偏差、器件特性恶化这种问题。

此外，还存在如下问题：在形成SJ构造之后在SJ构造上使p^-型层J6外延生长，但由于SJ构造的表面和p^-型层J6的构造间的处理，而上侧的p^-型层J6异常生长，使器件特性恶化。此处所说的构造间的处理是指，在形成SJ构造之后进行的SJ构造的表面的平坦化研磨、p^-型层J6生长前的晶片清洗，有时由于该处理而产生结晶缺陷，由于该结晶缺陷被保持而p型层异常生长。

此外，由于独立地进行p^-型层J6的形成工序，因此还存在制造工序增加、制造成本变高这种问题。

现有技术文献

专利文献

专利文献1：日本特开2012-064660号公报

发明内容

本发明的第一目的在于提供具备SJ构造的纵型MOSFET的半导体装置及其制造方法，能够抑制PN柱的深度的偏差而抑制器件特性的恶化，并且能够实现制造工序的简化。此外，第二目的在于提供具备SJ构造的纵型MOSFET的半导体装置的制造方法，在将第二导电型的第二半导体层填埋到形成于第一导电型的第一半导体层的沟槽内而形成SJ构造之后，在第一半导体层上形成第二导电型层时，抑制第二导电型层的异常生长，并抑制器件特性的恶化。