[发明专利]用于智能地对异构处理器组件供电的装置和方法

说明书

背景技术

技术领域

本发明总体涉及计算机处理器领域。更具体地说，本发明涉及用于智能地对诸如核、图形单元和其他功能单元之类的异构处理器组件供电的装置和方法。

相关技术描述

现代的能量受约束的和受热约束的手持设备中的功率预算是非常贫乏的。然而，消费者期望这些设备中有越来越多的功能，这要求越来越多的计算功率。为此目的，许多计算元件存在于当前的手持设备中所使用的处理器中，该手持设备通常被实现为芯片上系统(SoC)。

先前的解决方案一般孤立地对待SoC中的每一个计算组件以致力于能效。这些解决方案采用诸如轮停、功率和时钟门控、发布宽度减少、变频等之类的技术来改变给定计算组件的功率/性能特性。

所需要的是诸如SoC之类的处理器，其将提供非同一般的性能，但是其将仍然在精密的功率和热包络下操作。

附图说明

结合以下附图，从以下具体实施方式中可获得对本发明更好的理解，其中：

图1A是示出根据本发明的多个实施例的示例性有序流水线和示例性的寄存器重命名的无序发布/执行流水线的框图；

图1B是示出根据本发明的多个实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的无序发布/执行架构核的框图；

图2是根据本发明的多个实施例的具有集成的存储器控制器和图形器件的单核处理器和多核处理器的框图。

图3示出根据本发明的一个实施例的系统的框图；

图4示出根据本发明的实施例的第二系统的框图；

图5示出根据本发明的实施例的第三系统的框图；

图6示出根据本发明的实施例的芯片上系统(SoC)的框图；

图7示出根据本发明的多个实施例的、对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图；

图8示出异构处理器架构的一个实施例。

图9A和9B分别示出包括被隐藏的大型核和被隐藏的小型核的实施例。

图10示出用于将虚拟核映射至物理核的方法的一个实施例。

图11a-b示出具有被隐藏的大型核和多个可见的小型核的系统的一个实施例。

图12示出用于将虚拟核映射至物理核的方法的一个实施例。

图13a-c示出具有被隐藏的小型核和多个可见的大型核的系统的一个实施例。

图13d示出用于多种类型线程的核分配。

图14a-b示出用于智能地向异构处理器组件分配功率的本发明的多个实施例。

图15a-b是示出根据本发明的多个实施例的通用向量友好指令格式及其指令模板的框图；

图16a-d是根据本发明的多个实施例的示例性专用向量友好指令格式的框图；以及

图17是根据本发明的一个实施例的寄存器架构的框图。

具体实施方式

在下面的描述中，为了进行解释，阐述了众多具体细节以便提供对以下描述的本发明的多个实施例的透彻理解。然而，对本领域技术人员显而易见的是，可以在没有这些具体细节中的一些细节的情况下实施本发明的各实施例。在其他实例中，公知的结构和设备以框图形式示出，以避免使本发明的多个实施例的基本原理模糊。

示例性处理器架构和数据类型

图1A是示出根据本发明的多个实施例的示例性有序流水线和示例性的寄存器重命名的无序发布/执行流水线的框图。图1B是示出根据本发明的多个实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的无序发布/执行架构核的框图。图1A-B中的实线框示出了有序流水线和有序核，而可选增加的虚线框示出了寄存器重命名的、无序发布/执行流水线和核。考虑到有序方面是无序方面的子集，将描述无序方面。

在图1A中，处理器流水线100包括取出级102、长度解码级104、解码级106、分配级108、重命名级110、调度(也被称为分派或发布)级112、寄存器读取/存储器读取级114、执行级116、写回/存储器写入级118、异常处理级122和提交级124。