[发明专利]用于数据总线的串扰感知编码

权利要求书

1.一种集成电路芯片，包括：

信令模块，其耦合到多个数字输入，所述信令模块用于：

对在所述多个数字输入处接收的数据进行编码，以生成经编码的数据，其中，对所述数据进行编码包括至少部分地基于编码矩阵来对所述数据进行加权，其中，所述编码矩阵的任意两列之间的点积为零，并且所述编码矩阵的每一列的平方和为非零；以及

基于所述经编码的数据，来驱动总线的多个信号线上的线电压或电流，其中，多个线电压中的每一个线电压与在所述多个数字输入处接收的所述数据的加权和相对应。

2.根据权利要求1所述的集成电路芯片，其中，所述信令模块包括耦合到所述总线的所述多个信号线的解码器，所述解码器通过所述总线耦合到第二信令模块的第二编码器，并对从所述第二编码器接收的信号数据进行解码。

3.根据权利要求2所述的集成电路芯片，其中，所述解码器使用解码矩阵对所述信号数据进行解码，其中所述解码矩阵是所述编码矩阵的转置矩阵。

4.根据权利要求1所述的集成电路芯片，其中，所述集成电路芯片是数字系统的中央处理单元、微控制器、IO集线器、芯片集、存储器控制器中心MCH。

5.根据权利要求1所述的集成电路芯片，其中所述集成电路芯片是图形处理器。

6.一种电子设备，包括：

总线，其包含多个信号线；

第一信令模块，其耦合到多个数字输入，所述第一信令模块用于对在所述多个数字输入处接收的数据进行编码，并驱动在所述总线的所述多个信号线上的多个信号，其中，对所述数据进行编码包括至少部分地基于编码矩阵来对所述数据进行加权，其中，所述编码矩阵的任意两列之间的点积为零，并且所述编码矩阵的每一列的平方和为非零，并且其中，所述多个信号中的每一个信号与在所述多个数字输入处接收的所述数据的加权和相对应；

第二信令模块，其耦合到所述总线的所述多个信号线，所述第二信令模块用于对通过所述总线接收的所述多个信号进行解码，并生成对应的多个数字输出，其中，所述多个数字输出的值与所述多个数字输入的值相等。

7.根据权利要求6所述的电子设备，其中，所述第二信令模块包括耦合到所述总线的所述多个信号线的解码器，所述解码器使用解码矩阵来对通过所述总线接收的所述多个信号进行解码，其中所述解码矩阵是所述编码矩阵的转置矩阵或逆矩阵。

8.根据权利要求6所述的电子设备，其中，所述电子设备是平板电脑、超级本、台式机或服务器。

9.根据权利要求6所述的电子设备，其中，所述电子设备是移动电话。

10.根据权利要求6所述的电子设备，其中，所述总线的所述多个信号线之间的线间距小于20微米。

11.根据权利要求6所述的电子设备，其中，所述总线的带宽密度大于每秒每平方米16千兆传输。

12.一种电子设备，包括：

用于并行接收多个数据比特的逻辑单元，其中，每个数据比特对应于不同的数据流，并且所述多个数据比特包括第一数据比特；

用于对所述数据比特中的每一个数据比特进行加权，以生成加权数据的逻辑单元，其中，对所述数据比特中的每一个数据比特进行加权的所述逻辑单元至少部分地基于编码矩阵来对数据进行加权，其中，所述编码矩阵的任意两列之间的点积为零，并且所述编码矩阵的每一列的平方和为非零；

用于对所述加权数据求和，并基于所述加权数据的和来生成要通过信号线发送的信号电平的逻辑单元，其中，所述信号电平要被解码以复现所述第一数据比特。

13.根据权利要求12所述的电子设备，其中，用于对所述数据比特中的每一个数据比特进行加权的所述逻辑单元包括：用于将所述数据比特中的每一个数据比特乘以从所述编码矩阵接收的加权参数的逻辑单元。

14.根据权利要求12所述的电子设备，包括：

用于从第二集成电路芯片接收通过总线并行发送的多个信号的逻辑单元；

用于将所述多个信号中的每一个信号乘以加权参数，以生成加权数据的逻辑单元；以及

用于对所述加权数据求和，以生成接收的数据比特的逻辑单元。