[发明专利]控制处理器的可配置的峰值性能极限

说明书

在一个实施例中，本发明包括具有多个核的处理器，每一核都执行指令，存储最大峰值操作频率值的非易失性存储器，每一值都是给定数量的活跃的核的函数，存储频率极限的配置存储器，每一频率极限都对应于小于最大峰值操作频率值的可配置的消减频率值或最大峰值操作频率值中的一个。功率控制器又被配置成将核的操作频率限制到从配置存储器中获取的对应的频率极限。描述并要求保护其他实施例。

背景技术

半导体加工和逻辑设计的发展已允许可存在于集成电路器件上的逻辑的量增加。因此，计算机系统配置已经从系统中的单个或多个集成电路进化至各个集成电路上的多个硬件线程、多个核、多个设备和/或完整的系统。此外，随着集成电路密度增长，计算系统(从嵌入式系统到服务器)的功率需求也逐步提高。此外，软件低效率及其对硬件的要求也已造成了计算设备能耗的提高。事实上，一些研究表明计算设备消耗了国家(诸如美国)的整个电力供应中的显著百分比。因此，存在对与集成电路相关联的能效和节能的关键需求。当服务器、桌面型计算机、笔记本、超级本^TM、平板电脑、移动电话、处理器、嵌入式系统等变得甚至更为盛行(从包括在典型计算机、汽车和电视机中到包括在生物技术中)，这些需要将增加。

在某些软件应用中，跨计算集群的节点的各个处理器性能差异性会导致软件故障。同时，现代的处理器的本质是利用诸如功率或热约束之类的环境能力并增大处理器时钟频率，直到到达这些极限中的一个或多个。在管芯与管芯硅变化的情况下，处理器操作一般是非确定性的。对于试图跨多个节点归一化性能的许多用户的解决方案是完全禁用其中处理器的时钟频率被增大的机会性超频模式操作。尽管这可以比较轻松地确保跨多个节点的操作的确定性，但是，会丢失大量的性能。

附图简述

图1是根据本发明一个实施例的系统的框图。

图2是根据本发明的一个实施例的可配置的峰值性能极限控制机制的框图。

图3是根据本发明的实施例的用于动态地限制处理器频率的方法的流程图。

图4是根据本发明的一个实施例的处理器的框图。

图5是根据本发明的实施例的处理器的框图。

图6是根据本发明一实施例的系统的框图。

具体实施方式

在各实施例中，可以按实现某种超频模式性能优势而不会有通常与它相关联的差异性的方式，控制处理器的峰值性能级别。一般而言，处理器超频模式操作是利用控制算法实现的，这些控制算法使低于封装级别功率预算的性能最大化，以便当预算可用时，处理器的一个或多个域可以以大于保证的最大频率的频率操作。各实施例可以特别适用于两种情况：当应用在一般低功率级别执行时，最大化处理器核频率；以及，当应用随着低核利用率(例如，多核处理器的8个核中的4个活跃)时，最大化处理器核频率。

在大量制造中，大多数处理器能够以峰值频率(即，对于特定基于硅的处理器，最大峰值频率)运行，当某些应用正在运行时，这些峰值频率会轻松地超出平台功率输送约束。这自然会产生软件执行时间的非确定性。然而，当处理器应用正在以较低的核利用率运行时，理论上可以以较高时钟频率运行它们，并仍确保确定性，因为处理器封装的最大可能的功耗仍低于电压调节器、电源以及所有功率输送约束。如此，各实施例提供将机会性处理器操作限制到低于这些约束中的任何一种的级别的技术。

现在参考图1，所示是根据本发明的实施例的系统的一部分的框图。如图1所示，系统100可以包括各种组件，包括处理器110，如图所示，该处理器110是多核处理器。处理器110可以通过外部电压调节器160耦合到电源150，调节器160可以执行第一电压转换，以向处理器110提供经初步调节的电压。