[发明专利]具有成分坡度变化的半导体沟道的非平面Ⅲ‑N晶体管

说明书

技术领域

本发明的实施例总体上涉及微电子器件和制造，并且更具体地涉及Ⅲ族-N晶体管架构。

背景技术

移动计算(例如，智能电话和平板电脑)市场受益于较小的部件形状因子和较低的功耗。因为用于智能电话和平板电脑的当前平台解决方案依赖于安装到电路板上的多个封装集成电路(IC)，因此限制了进一步缩放到更小且功率效率更高的形状因子。例如，除了单独的逻辑处理器IC之外，智能电话将包括单独的功率管理IC(PMIC)、射频IC(RFIC)和WiFi/蓝牙/GPS IC。片上系统(SoC)架构提供缩放的优点，这是板级部件集成无法比拟的。尽管逻辑处理器IC可能自身被视为集成有存储器和逻辑功能的片上系统(SoC)，但是用于移动计算平台的更广泛的SoC解决方案仍然让人难以理解，因为PMIC和RFIC在高电压、高功率和高频率中的两个或更多下进行操作。

这样一来，常规移动计算平台通常利用不兼容的晶体管技术，这是针对由PMIC和RFIC执行的不同功能而定制的。例如，PMIC中通常采用横向扩散硅MOS(LDMOS)技术来管理电压转换和功率分配(包括升压和/或降压转换的电池电压调节等)。RFIC中通常利用诸如GaAs异质结双极晶体管(HBT)的Ⅲ-Ⅴ族化合物半导体来在GHz载波频率下产生足够的功率放大。实施CMOS技术的常规硅场效应晶体管则需要用于移动计算平台内的逻辑和控制功能的第三种晶体管技术。除了在移动计算平台中的各种IC之间不兼容的基础半导体材料之外，用于PMIC中的DC到DC转换开关的晶体管设计通常与用于RFIC中的高频功率放大器的晶体管设计不兼容。例如，硅的相对低的击穿电压要求DC到DC转换器开关中的源极到漏极的分开比功率放大器晶体管可允许的大得多，功率放大器晶体管根据载波频率而需要超过20GHz、最高可达500GHz的F_t(例如，WPAN为60GHz并且因此晶体管需要比60GHz大很多倍的F_t)。这种不同晶体管级设计要求使得各种晶体管设计的制造工艺各不相同并且难以集成到单一工艺中。

因此，尽管用于集成PMIC和RFIC功能的移动计算空间的SoC解决方案对于改善可缩放性、降低成本和提高平台功率效率具有吸引力，但SoC解决方案的一个障碍是缺乏具有足够的速度(即，足够高的增益截止频率F_t)和足够高的击穿电压(BV)的可缩放晶体管技术。

Ⅲ族-氮化物(Ⅲ-N)器件为PMIC和RFIC功能与CMOS的集成提供了有希望的途径，因为可以获得高BV和Ft。然而，迄今为止，Ⅲ-N晶体管采用2D电子气(2DEG)或表层电荷作为运输通道。该2D表层电荷形成在由诸如AlN的具有较大自发和压电极化的膜在例如GaN上的外延沉积而形成的陡峭异质界面处。由于极化场具有高度方向性，所以2D表层电荷仅形成在异质界面处的顶部(0001)纤锌矿晶体平面中。这种基于材料的不对称性为实施多栅极晶体管架构提出了问题，所述多栅极晶体管架构例如是业界领导者现今在硅中实践的双栅极和三栅极设计。这样一来，Ⅲ-N晶体管的占用面积可能不利地会较大，并且遭受各种性能限制，类似于激发到非平面硅器件(例如，短沟道效应)的过渡的那些限制。

附图说明

通过说明而非限制的方式示出了本发明的实施例，并且在结合附图参考以下具体实施方式时，可以更充分地理解本发明的实施例，在附图中：

图1A是根据实施例的用于非平面Ⅲ族-N晶体管的GaN晶体取向的等距图；

图1B、1C和1D是根据实施例的与在截面中示出并且具有图1A中所示的晶体取向的成分坡度变化的Ⅲ-N半导体沟道的区域相对应的合金含量的曲线图；

图1E是根据实施例的用于非平面Ⅲ族-N晶体管的GaN晶体取向的等距图；

图1F是根据实施例的与在截面中示出并且具有图1E中所示的晶体取向的成分坡度变化的Ⅲ-N半导体沟道的区域相对应的合金含量的曲线图；

图2A描绘了根据本发明的实施例的穿过三栅极非平面Ⅲ-N晶体管的沟道区的截面；

图2B描绘了根据本发明的实施例的图2A中所示的沟道区内的模型化电荷；

图2C描绘了根据本发明的实施例的穿过栅极全包围非平面Ⅲ-N晶体管的沟道区的截面；

图2D描绘了根据本发明的实施例的图2C中所示的沟道区内的模型化电荷；

图3是根据实施例的示出制造非平面高电压晶体管的方法的流程图；

图4A、4B、4C和4D是根据图3中所示的方法的实施例制造的非平面高电压纳米线晶体管的等距图；