[发明专利]基于处理器的混合环形总线互连件

说明书

技术领域

本发明的技术大体涉及用于以通信方式介接基于处理器的系统中的不同电子系统的总线互连件。

背景技术

例如移动电话、个人数字助理(PDA)等便携式电子装置可使用专用集成电路(ASIC)设计来制造。实现较高水平的硅集成过程中的发展已允许产生复杂ASIC和现场可编程门阵列(FPGA)设计。这些ASIC和FPGA可在单芯片中提供以提供芯片上系统(SOC)。SOC在单一半导体芯片上提供多个起作用的子系统，例如处理器、倍增器、高速缓冲存储器，和/或其它电子组件。SOC尤其可用于便携式电子装置中，因为其多个子系统的集成可在单一芯片内提供多个特征和应用。此外，SOC可通过使用单一芯片提供原本可能一直使用多个芯片提供的较小便携式电子装置。

为以通信方式将芯片上提供的电路内的多个不同组件或子系统介接，可提供互连通信总线，也称为总线互连件。使用包含计时电路的电路提供总线互连件，所述电路可包含(作为实例)寄存器、队列，和/或其它电路来管理各种子系统之间的通信。总线互连件促进通信请求的起始者与通信请求的目标之间的点到点连接。总线互连件中的电路可以从主时钟信号产生的一或多个时钟信号计时，所述主时钟信号在所要总线时钟频率下操作以提供所要处理量。

对于需要减小的功率消耗的应用，总线时钟频率可根据功率消耗的众所周知等式(＝fCV²)而降低，其中‘f’是频率，‘C’是电容，且‘V’是电压。然而，降低总线时钟频率还降低总线互连件的性能。相反，降低总线时钟频率可增加总线等待时间超出对于耦合到总线互连件的子系统的等待时间要求或条件，在此情况下子系统的性能可能降级或完全失效。代替于引起子系统的性能降级或失效，可将总线时钟频率设定为较高频率以减少等待时间并提供性能界限。然而，对于总线互连件提供较高总线时钟频率消耗较多功率。

就此而言，可在总线互连件中提供环形总线架构以实现高总线时钟频率下的高速点到点通信和较低功率消耗。图1说明可用于提供总线互连件的示范性环形总线10。环形总线10归因于其使用与纵横互连件相比位于环形总线节点12(0)-12(15)内的较简单开关而允许较高总线时钟频率。举例来说，图1中说明的环形总线节点12可包括多路复用器(MUX)和锁存器(例如，D触发器)。实施在总线互连件中的环形总线架构还可缩放以用于基于芯片多处理器(CMP)的设计。

继续参看图1，用于到环形总线10中的通信的进入点由发射环形接口单元(Tx RIU)14(0)-14(2)提供。用于离开环形总线10的通信的退出点由接收环形接口单元(Rx RIU)16(0)-16(1)提供。总线交易消息18(例如，18(0)-18(15))在时钟20的每一循环上在环形总线10附近推进。在图1中，提供十六个环形总线节点12。因此，多达十六个总线交易消息18可在任何给定时间在环形总线10上传送。然而，随着环形总线节点12的数目增加，点到点通信的等待时间也可增加。为在此实例中减少等待时间，三个环形总线节点12附接有Tx RIU 14(0)-14(2)且两个环形总线节点12附接有两个Rx RIU 16(0)-16(1)以提供环形总线10中的多个进入点和退出点。即使如此，环形总线10的数据总线大小也限制了环形总线节点12之间的每一通信阶段中的最大带宽。各自具有宽数据总线的多个平行环形总线10可用于实现针对较高速度点到点连接的所要带宽要求。然而，这导致与共享总线或纵横互连件架构相比较高的功率消耗。

发明内容

详细描述中揭示的实施例包含基于处理器的系统混合环形总线互连件，以及相关装置、基于处理器的系统和方法。在此方面，在一个实施例中，提供一种基于处理器的系统混合环形总线互连件。基于处理器的系统混合环形总线互连件可为芯片上基于处理器的系统混合环形总线互连件，作为非限制性实例。基于处理器的系统混合环形总线互连件包括多个环形总线，其各自具有一总线宽度且经配置以从至少一个请求者装置接收总线交易消息。基于处理器的系统混合环形总线互连件还包括耦合到所述多个环形总线的至少一个环间路由器。所述至少一个环间路由器经配置以基于所述至少一个请求者装置的带宽要求而在所述多个环形总线当中动态引导总线交易消息。以此方式，基于处理器的系统混合环形总线互连件包含环形总线架构和纵横互连件架构两者的性能益处。