[发明专利]具有基于无噪声振幅的启动控制环路的晶体振荡器

说明书

背景技术

联邦通信委员会(FCC)已经在60GHz频率范围内(57GHz至64GHz)分配了带宽频谱。无线吉比特联盟(WiGig)正在计划该频带的标准化，这将支持高达7Gbps的数据传输速率。在半导体管芯中形成的集成电路在该毫米波波长频率范围内提供高频操作。这些集成电路中的某些在这些设计中利用互补金属氧化物半导体(CMOS)、硅-锗(SiGe)或砷化镓(GaAs)技术来形成该管芯。由于WiGig收发器使用数模转换器(DAC)，该减少后的电源影响DAC的性能。

互补金属氧化物半导体(CMOS)是用于构建集成晶体管的主要技术。该技术中使用了N沟道晶体管和P沟道晶体管(MOS晶体管)，该技术使用线技术来持续一致地降低MOS晶体管的沟道长度。用于该技术的这些电流值中的某些包括沟道长度为40nm、VDD电源等于1.2V以及金属层层数为8个或更多。该技术典型地随技术变化。

CMOS技术使得设计人员能够在一个管芯上形成被称为片上系统(SOC)的非常大的系统级设计。SOC是具有数百万(如果不是数十亿)晶体管的复杂系统，这些晶体管包含模拟电路和数字电路。模拟电路纯模拟操作，数字电路纯数字操作，并且这两种电路类型可被组合在一起以形成以混频信号模式操作的电路。

例如，以自身基本形式的数字电路仅使用逻辑，并且某些示例可以是包括至少一个；处理器、存储器、控制逻辑、数字I/O电路、可重配置逻辑和/或被编程用于作为硬件仿真器操作的硬件的组件。以自身基本形式的模拟电路仅使用模拟电路，并且某些示例可以是包括至少一个；放大器、振荡器、混频器、和/或滤波器的组件。以自身基本形式的混频信号仅使用数字电路和模拟电路两者，并且某些示例可以是包括至少一个：数模转换器(DAC)、模数转换器(ADC)、可编程增益放大器(PGA)、电源控制、锁相环(PLL)、和/或对工艺、电压和温度(PVT)的晶体管行为控制的组件。数字逻辑组件与模拟电路组件的组合可以看起来表现得像混频信号电路那样；此外，如具备本领域知识的技术人员所理解，所提供的示例并非穷尽。PLL使用频率基准，该频率基准典型地来自于晶体振荡器。

电气系统的关键设计参数之一是生成稳定且可靠的振荡器。如果受到应力，在电场的影响下，石英晶体振荡器可以生成电场。石英晶体(也被简称为晶体)可被塑造成各种尺寸和厚度，以实现高达30MHz左右的基本频率的大量谐振频率行为。随着晶体变得越薄，基本频率升得越高。30MHz以上的更高阶泛音也是可能的。由于晶体的机械结构振荡，因此可确定用于物理系统的储能电路的电气模型。图1示出了电气模型。晶体的机械质量可由电感L_C建模，晶体的刚度可由电容C_C建模，而热损失可由电阻R_C建模。并联电容C_SH是晶体在不振荡时所呈现的电容。石英晶体有极好的频率特性，这允许这些装置被用于系统中来跟踪时间。它们提供了非常稳定的时钟，可在集成电路中使用。

晶体振荡器的关键参数之一是等效串联电阻(ESR)。当晶体在基本频率振荡时，电感L_C的电抗等于电容C_C的电抗的绝对值。当这两个电抗被加在一起时，净和为零。然而，在该频率，R_C等于ESR。ESR的值可与在相同频率操作的晶体存在数量级的不同。在无线系统中，晶体的ESR的范围可以是10欧姆至150欧姆。典型地，较低的ESR值意味着晶体将具有较高成本，因为损失较低。ESR的如此大范围变化为用于操作晶体的启动和偏置电路的设计带来了问题。如果该值太大，晶体可能不振荡。如果该值太小，电路可能超过晶体的驱动电平并损坏晶体。

该驱动电平是电路必须满足的重要标准，但不能超过以确保晶体不被损坏。过大的驱动电平可引起晶体频率行为的偏移、装置老龄化速度比预期更快、或更糟的是装置需要承受过大应力，这会导致晶体的物理故障。如果驱动电平太小，晶体可能一点都不振荡。目前，解决这些问题的方法是1)设计电路族，其中的每一电路被设计成用于驱动有限范围的驱动电平中的一个驱动电平，迫使芯片制造商提供若干个版本的产品，这有效地增加了它们的成本；或者2)仅设计一个电路并强迫客户购买具有规定驱动范围的特定晶体，这可能会失去客户。将描述一种创新技术，该技术克服了这两个问题。