[发明专利]用于在唤醒期间减少切换电力的具有保持触发器的非易失性逻辑阵列

权利要求书

1.一种计算设备装置，其提供基于非易失性逻辑的计算，该装置包括：

多个非易失性逻辑元件阵列；

多个易失性存储元件，其包括保持触发器电路；

至少一个非易失性逻辑控制器，其被配置为控制所述多个非易失性逻辑元件阵列，以存储由所述多个易失性存储元件表示的机器状态，并将存储的机器状态从所述多个非易失性逻辑元件阵列读出到所述多个易失性存储元件；

其中，各保持触发器电路包括由第一电源域供电的主逻辑电路部分和由第二电源域供电的从级电路部分；

其中，在从所述多个非易失性逻辑元件阵列向所述多个易失性存储元件回写数据期间，所述第一电源域被配置为断电而所述第二电源域有效；

其中所述多个非易失性逻辑元件被配置为由第三电源域供电；

其中所述第三电源域被配置为在所述计算设备装置的常规操作期间断电。

2.一种计算设备装置，其提供基于非易失性逻辑的计算，该装置包括：

多个非易失性逻辑元件阵列；

多个易失性存储元件，其包括保持触发器电路；

至少一个非易失性逻辑控制器，其被配置为控制所述多个非易失性逻辑元件阵列，以存储由所述多个易失性存储元件表示的机器状态，并将存储的机器状态从所述多个非易失性逻辑元件阵列读出到所述多个易失性存储元件；

其中，各保持触发器电路包括由第一电源域供电的主逻辑电路部分和由第二电源域供电的从级电路部分；

其中，在从所述多个非易失性逻辑元件阵列向所述多个易失性存储元件回写数据期间，所述第一电源域被配置为断电而所述第二电源域有效；

其中所述至少一个非易失性逻辑控制器被配置为生成用于保存所述机器状态至所述多个非易失性逻辑元件阵列或从所述多个非易失性逻辑元件阵列获取所述机器状态的控制序列。

3.一种计算设备装置，其提供基于非易失性逻辑的计算，该装置包括：

多个非易失性逻辑元件阵列；

多个易失性存储元件，其包括保持触发器电路；

至少一个非易失性逻辑控制器，其被配置为控制所述多个非易失性逻辑元件阵列，以存储由所述多个易失性存储元件表示的机器状态，并将存储的机器状态从所述多个非易失性逻辑元件阵列读出到所述多个易失性存储元件；

其中，各保持触发器电路包括由第一电源域供电的主逻辑电路部分和由第二电源域供电的从级电路部分；

其中，在从所述多个非易失性逻辑元件阵列向所述多个易失性存储元件回写数据期间，所述第一电源域被配置为断电而所述第二电源域有效；

其中所述多个易失性存储元件中的各个元件包括：

数据输入端口，其被配置为通过响应于在数据输入使能端口上接收到来自所述至少一个非易失性逻辑控制器的更新信号以触发所述数据输入端口，来允许与存储数据相关的信号从所述非易失性逻辑元件阵列中的一个传送到关联的易失性存储元件的从级，从而将数据从所述非易失性逻辑元件阵列中的所述一个插入到关联的易失性存储元件。

4.一种计算设备装置，其提供基于非易失性逻辑的计算，该装置包括：

多个非易失性逻辑元件阵列；

多个易失性存储元件，其包括保持触发器电路；

至少一个非易失性逻辑控制器，其被配置为控制所述多个非易失性逻辑元件阵列，以存储由所述多个易失性存储元件表示的机器状态，并将存储的机器状态从所述多个非易失性逻辑元件阵列读出到所述多个易失性存储元件；

其中，各保持触发器电路包括由第一电源域供电的主逻辑电路部分和由第二电源域供电的从级电路部分；

其中，在从所述多个非易失性逻辑元件阵列向所述多个易失性存储元件回写数据期间，所述第一电源域被配置为断电而所述第二电源域有效；

该装置进一步包括多路复用器，其被连接和配置为传送来自所述多个易失性存储元件中的多个单独的易失性存储元件的状态，以便同时存储在所述多个非易失性逻辑元件阵列中的单独一个非易失性逻辑元件阵列中。