[发明专利]用于缩短缓存的清空时间的设备和方法

说明书

描述了具有缓存电路和逻辑电路的处理器。逻辑电路将管理缓存线进入缓存电路以及从缓存电路的去除。逻辑电路包括存储电路以及控制电路。存储电路存储标识缓存内的处于修改的状态的一组缓存线的信息。控制电路耦合到存储电路，响应于清空缓存的信号，从存储电路接收信息，并从中确定缓存的地址，以便从缓存中读取缓存线组，以便避免从缓存读取处于无效或清洁状态的缓存线。

发明领域

本发明的领域一般涉及计算系统，更具体而言，涉及用于缩短缓存的清空时间的设备和方法。

背景技术

图1示出了示例性多核处理器100的架构。如在图1中观察到的，处理器包括：1)多个处理核101_1到101_N；2)互连网络102；3)末级缓存系统103；4)存储器控制器104和I/O中枢105。处理核中的每一个都包含用于执行程序代码指令的一个或多个指令执行流水线。互连网络102可以将核101_1到101_N中的每一个彼此互连并与其他组件103、104、105互连。末级缓存系统103在指令和/或数据被驱逐到系统存储器106之前充当处理器中的最后一层缓存。

存储器控制器104从/向系统存储器106读/写数据和指令。I/O中枢105管理处理器和“I/O”设备(例如，非易失性存储器设备和/或网络接口)之间的通信。端口107源于互连网络102以链接多个处理器，以便可以实现具有N以上的核的系统。图形处理器108执行图形计算。功率管理电路109作为整体管理处理器的性能和功率状态(“封装级别”)以及处理器内的诸如单个核之类的单个单元的性能和功率状态的各方面。为了方便起见，在图1中未描绘其他重要的功能块(例如，锁相回路(PLL)电路)。

末级缓存系统103包括多个缓存代理113_1到113_Z。每一个缓存代理都负责管理缓存114_1到114_Z的其自己的相应的“切片”。根据一个实现，系统中的每一个系统存储器地址唯一地映射到缓存切片114_1-114_Z中的一个。根据此特定实现，基于存储器地址的散列，来自处理核中的任何一个的存储器访问将只指向缓存代理113_1-113_Z中的一个。

每一个缓存代理不仅负责向发出请求的核提供缓存线(如果在其相应的切片中有命中)，而且，如果有缓存未命中，还将来自核的请求转发到存储器控制器104，。每一个缓存代理还负责实现缓存一致性协议(例如，MESI协议或类似的协议)，以确保处理核不使用过时数据。当然，在图1中观察到的并且在上文讨论的特定核之外的其他处理器和/或缓存架构也是可以的。

由于计算系统的功率消耗已经变为一个关切的问题，最现代的系统包括复杂功率管理功能。一个常见的框架将定义“性能”状态和“功率”状态。可以，例如，由功率管理电路109控制进入和/或偏离这些状态中的任何一个。处理器的性能是其在设置的时段内工作的能力。处理器的性能越高，它在设置的时间段内所做的工作越多。可以通过改变其内部时钟速度和电压电平，在运行时调整处理器的性能。如此，处理器的功率消耗随着其性能提高而增大。

如此，处理器的不同的性能状态对应于不同的时钟设置和内部电压设置，以便实现不同的性能与功率消耗折衷。根据高级配置和功率接口(ACPI)标准，不同的性能状态利用不同的“P编号”来标记：P0，P1，P2...P_R，其中，P0表示最高性能和功率消耗状态，PN表示处理器能够执行工作的最低级别的功率消耗。“P_R”中的项目“R”表示不同的处理器可以被配置成具有不同数量的性能状态这一事实。

与性能状态相比，功率状态很大程度上涉及定义处理器的不同的“睡眠模式”。根据ACPI标准，C0状态是处理器可以执行工作的唯一功率状态。如此，为使处理器进入性能状态(P0到P_R)中的任何一个，处理器必须处于C0功率状态。当没有工作要执行并且处理器将睡眠时，处理器可以被置于若干种不同的功率状态中的任何一种，C1、C2...C_S，其中，每一功率状态都表示不同级别的睡眠，以及相应地变换回到可操作的C0功率状态所需的不同的时间量。这里，不同级别的睡眠意味着当处理器正在睡眠时的不同的电能节省。