[发明专利]信息处理设备

说明书

相关申请的交叉引用

本申请基于并要求2012年9月4日提交的第2012-194380号日本专利申请的优先权，此日本专利申请的全部内容在此引入作为参考。

技术领域

在此描述的实施例一般地涉及信息处理设备。

背景技术

统一存储器架构(UMA)是一种使用图形处理单元(GPU)等的技术，所述图形处理单元等包括多个集成在一起并共享一个存储器的算术处理器。

附图说明

图1是示出根据一个实施例的信息处理设备的配置的一个实例的示意图；

图2是示出根据一个实施例的设备使用区域中的存储器结构的示意图；

图3是示出根据一个实施例的L2P高速缓存标记区域中的存储器结构的示意图；

图4是示出根据一个实施例的L2P高速缓存区域中的存储器结构的示意图；

图5是示出根据一个实施例的写入高速缓存标记区域中的存储器结构的示意图；

图6是示出根据一个实施例的写入高速缓存区域中的存储器结构的示意图；

图7是示出根据一个实施例的写入命令的数据结构的一个实例的示意图；

图8是示出根据一个实施例的数据传输命令的格式的一个实例的示意图；

图9是示出根据一个实施例的数据传输命令中包含的标志的一个实例的示意图；

图10A是示出存储系统经由第三端口接收数据的操作的示意图，并且图10B是示出存储系统经由第二端口接收数据的操作的示意图；以及

图11A是示出存储系统经由第三端口发送数据的操作的示意图，并且图11B是示出存储系统经由第二端口发送数据的操作的示意图。

具体实施方式

一般而言，根据一个实施例，一种信息处理设备包括：

主机设备、具有非易失性半导体存储器的半导体存储设备，以及将所述主机设备和所述半导体存储设备连接在一起的通信路径，

所述主机设备包括：

第一存储部；以及

第一控制部，其与所述第一存储部和所述通信路径连接并且控制所述第一存储部，

所述通信路径包括：

多个端口，为所述多个端口中的每个端口分配一个优先级，

所述半导体存储设备包括：

第二控制部，其与所述通信路径连接以便将包含第一标志的请求发送到所述第一控制部，所述第一标志基于将数据发送到所述第一存储部或从所述第一存储部接收数据的操作的优先顺序，确定所述端口的优先级，以及

在接收到所述请求时，所述第一控制部基于所述请求中包含的所述第一标志，经由与所述优先级对应的端口，执行所述第一存储部与所述第二控制部之间的数据发送和接收。

下面将参考附图描述实施例。在以下描述中，具有基本上相同的功能和配置的组件由相同的参考标号表示。所述实施例的技术概念并未将所述实施例的组件的材料、形状、结构、布置等限于下面描述的材料、形状、结构、布置等。所述实施例的技术概念可以在权利要求的范围内变化。

(实施例)

图1示意性地示出根据本实施例的信息处理设备的基本配置。根据本实施例的信息处理设备包括主机设备(或外部设备)1和存储系统2，存储系统2用作主机设备1的存储设备。主机设备1和存储系统2经由通信路径3被连接在一起。用于嵌入应用的符合通用闪存存储(UFS)标准的闪存或固态驱动器(SSD)适用于存储系统2。信息处理设备例如是个人计算机、蜂窝电话或图像拾取设备。作为通信路径3的通信标准，例如采用移动行业处理器接口(MIPI)UniPro协议。

<存储系统的概要>

存储系统2包括用作非易失性半导体存储器的NAND闪存210，以及向/从主机设备1传输数据的设备控制器200。

NAND闪存210包括具有存储器单元阵列的至少一个存储器芯片。存储器单元阵列包括以矩阵布置的多个存储器单元。此外，每个块包括多个页。每个页是写入和读取单位。

此外，NAND存储器210存储L2P表211和主机设备1发送的用户数据212。用户数据212例如包括主机设备1为其提供运行时环境的操作系统程序(OS)、主机设备1在OS上执行的用户程序，以及OS或用户程序输入和输出的数据。