[发明专利]在整体隔离的或局部隔离的衬底上形成的应变栅极全包围半导体器件有效

专利信息
申请号: 201380044198.7 申请日: 2013-06-11
公开(公告)号: CN104584223B 公开(公告)日: 2018-06-19
发明(设计)人: A·卡佩拉尼;A·J·派特;T·加尼;H·戈麦斯;S·金 申请(专利权)人: 英特尔公司
主分类号: H01L29/78 分类号: H01L29/78;H01L21/20
代理公司: 永新专利商标代理有限公司 72002 代理人: 王英;陈松涛
地址: 美国加*** 国省代码: 美国;US
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摘要:
搜索关键词: 绝缘结构 沟道区 衬底 半导体器件 三维 种子层 局部隔离 全包围 半导体 半导体材料 隔离 横向相邻 栅极电极 叠置体 漏极区 源极区
【权利要求书】:

1.一种半导体器件,包括:

半导体衬底;

绝缘结构,所述绝缘结构被布置在所述半导体衬底之上,其中,所述绝缘结构包括与所述半导体衬底连续的一个或多个隔离基座;

三维沟道区,所述三维沟道区被布置在所述绝缘结构之上,其中所述绝缘结构的直接位于所述三维沟道区之下的部分具有非平坦的上表面;

源极区和漏极区,所述源极区和所述漏极区被布置在所述三维沟道区的两侧上并且在外延种子层上,所述外延种子层包括与所述三维沟道区不同的半导体材料且被布置在所述绝缘结构上;以及

围绕所述三维沟道区的栅极电极叠置体,所述栅极电极叠置体具有布置在所述绝缘结构上并与所述外延种子层横向相邻的部分。

2.根据权利要求1所述的半导体器件,其中,所述三维沟道区实质上由硅组成,并且其中,所述外延种子层包含硅锗。

3.根据权利要求2所述的半导体器件,其中,所述源极区和所述漏极区包含硅锗,并且向所述三维沟道区提供单轴应力。

4.根据权利要求1所述的半导体器件,进一步包括:

绝缘的间隔体对,一个间隔体被布置在所述栅极电极叠置体与所述源极区之间,并且另一个间隔体被布置在所述栅极电极叠置体与所述漏极区之间,其中,所述外延种子层在所述间隔体对的每一个间隔体下方延伸。

5.根据权利要求1所述的半导体器件,进一步包括:

导电的触点对,一个触点被布置在所述源极区上并局部围绕所述源极区,并且另一个触点被布置在所述漏极区上并局部围绕所述漏极区。

6.根据权利要求1所述的半导体器件,进一步包括:

一条或多条纳米线,所述一条或多条纳米线在所述三维沟道区之上被布置为竖直排列,其中,所述栅极电极叠置体围绕所述一条或多条纳米线中的每一条纳米线的沟道区,并且其中,所述栅极电极叠置体包括高-k栅极电介质层和金属栅极电极。

7.一种半导体器件,包括:

半导体衬底;

绝缘结构,所述绝缘结构被布置在所述半导体衬底之上,其中,所述绝缘结构包括与所述半导体衬底连续的一个或多个隔离基座;

三维沟道区,所述三维沟道区被布置在外延种子层上,所述外延种子层被布置在所述绝缘结构上,所述外延种子层包括与所述三维沟道区不同的半导体材料;

栅极电极叠置体,所述栅极电极叠置体局部围绕所述三维沟道区;

源极区和漏极区,所述源极区和所述漏极区被布置在所述三维沟道区的两侧上并且被布置在所述绝缘结构之上,其中所述绝缘结构的直接位于所述源极区和所述漏极区之下的部分具有非平坦的上表面;以及

导电的触点对,一个触点被布置在所述源极区上并围绕所述源极区,并且另一个触点被布置在所述漏极区上并围绕所述漏极区,其中,所述触点对的每一个触点的部分被布置在所述绝缘结构上并与所述外延种子层横向相邻。

8.根据权利要求7所述的半导体器件,其中,所述三维沟道区实质上由硅组成,并且其中,所述外延种子层包含硅锗。

9.根据权利要求8所述的半导体器件,其中,所述源极区和所述漏极区包含硅锗,并且向所述三维沟道区提供单轴应力。

10.根据权利要求7所述的半导体器件,进一步包括:

绝缘的间隔体对,一个间隔体被布置在所述栅极电极叠置体与所述源极区之间,并且另一个间隔体被布置在所述栅极电极叠置体与所述漏极区之间,其中,所述外延种子层在所述间隔体对的每一个间隔体下方延伸。

11.根据权利要求7所述的半导体器件,进一步包括:

一条或多条纳米线,所述一条或多条纳米线在所述三维沟道区之上被布置为竖直排列,其中,所述栅极电极叠置体围绕所述一条或多条纳米线中的每一条纳米线的沟道区,并且其中,所述栅极电极叠置体包括高-k栅极电介质层和金属栅极电极。

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