[发明专利]用于输入/输出缓冲器电路的评估的方法、系统和装置

说明书

技术领域

本发明总体关于集成电路的领域。更具体地，某些实施例涉及集成电路上的缓冲器电路的测试。

背景技术

用于验证集成电路（IC）的操作的现时方案包括用于IC的输入/输出（I/O）缓冲器电路的I/O回送测试。I/O回送测试典型地通过下述操作而实施：驱动数据通过IC的I/O缓冲器电路的输出部件，随后驱动关联数据返回通过相同I/O缓冲器电路的输入部件，并且验证输入数据和输出数据是否正确对应于彼此。这样的I/O回送测试有助于评估I/O缓冲器电路的输入和输出部件是否适当地运转。

随着集成电路（IC）特征持续收缩，测试成本不间断地增加。更大数目的接口节点、更高的操作频率和诸如多芯片模块之类的专业化封装步骤全部贡献于激增的测试成本。为了避免浪费封装材料和组装成本，在封装组装之前在集成电路管芯上执行一些测试。随着管芯接触件在尺寸方面减小且在数目方面增加，用于在组装之前测试集成电路的设备在成本和复杂性方面增加。实际上，集成电路的每个接口节点的详尽组装前测试的成本正在变得过高。不幸的是，通过减少预组装测试节约成本转化成增加组装后浪费。

在即将到来的各代存储器设备的接口中I/O引脚的数目预计增加——例如从一些当前动态随机存取存储器（DRAM）设备中的大约30个引脚增加到512至1024个DQ引脚左右以及地址和命令引脚的8个通道左右。即使所有这样的引脚可以在晶片探测期间被探测，对于直接自动测试设备（ATE）晶片探测测试而言也将成本过高。而且，晶片探测ATE和探测工具受限于大约500 MHz时钟频率，其对应于用于双数据速率（DDR）电路测试的1千兆传输每秒（1GT/s）。然而，预见到未来的存储器设备将达到高达大约2千兆传输每秒（GT/s）性能能力。出于至少这些原因，IC测试的当前现有技术对于即将到来的各代设备而言是不足的。

附图说明

通过示例的方式而不是通过限制的方式在附图的各图中图示了本发明的各种实施例，并且在附图中：

图1是图示了根据实施例的用于评估集成电路的系统的元件的框图。

图2是图示了根据实施例的用于评估I/O缓冲器电路的方法的元素的流程图。

图3是图示了根据实施例的用于评估I/O缓冲器电路的回送测试的元件的电路图。

图4是图示了根据实施例的在集成电路的评估期间的时钟延迟的元素的时序图。

图5A是图示了根据实施例的要评估的集成电路的元件的电路图。

图5B是图示了根据实施例的要评估的集成电路的元件的电路图。

图6是图示了根据实施例的要被处理以用于集成电路的评估的信令的元素的时序图。

图7是图示了根据实施例的用于评估集成电路的系统的元件的框图。

具体实施方式

本文讨论的实施例以各种方式提供了用于确定是否多个I/O缓冲器电路满足测试准则的技术和/或机制。某些实施例测试多个I/O缓冲器电路以检测最快操作的I/O缓冲器电路与最慢操作的I/O缓冲器电路之间的异常大的展宽。这样的多个I/O缓冲器电路可以共享一个或多个公共时钟信号。例如，相应数据可以以各种方式从该多个I/O缓冲器电路中的每一个以公共发射时钟信号发出。可替换地或此外，相应数据可以以各种方式由该多个I/O缓冲器电路中的每一个以公共接收时钟信号接收。

实施例执行针对该多个I/O缓冲器电路的回送测试的循环，其中回送测试的循环每一个被执行在公共发射时钟信号与公共接收时钟信号之间的不同相应延迟期间。根据实施例进行操作的自动测试设备可以通过提供精细（例如10皮秒）时钟边缘分辨率来促进这样的测试循环——例如，其中边缘安置精度的需求可能不必如此苛刻。

评估测试循环的结果可以包括针对该多个I/O缓冲器电路中的每一个确定I/O缓冲器电路的回送测试是否指示失败条件。基于针对该多个I/O缓冲器电路中的每一个的这样的确定，可以提供输出信号——例如，全通过输出信号、单失败输出信号和全失败输出信号中的一个——以指示没有I/O缓冲器电路失效、至少一个I/O缓冲器电路失效或者该多个I/O缓冲器电路中的每一个失效。

在实施例中，该多个I/O缓冲器电路每一个都包括在集成电路中——例如其中在晶片探测测试期间执行该多个I/O缓冲器电路的评估。例如，这样的评估可以在不存在连接到集成电路的封装引脚时和/或在集成电路驻留在尚未与任何其它管芯一起组装的管芯上时执行。在另一实施例中，该多个I/O缓冲器电路可以在处于多个管芯的组件中时、在处于封装中时等等被如此评估。