[发明专利]数据交错模块

说明书

技术领域

本发明大体上涉及半导体存储器及方法，且更特定来说，本发明涉及与数据交错模块相关的设备及方法。

背景技术

存储器装置通常用作计算机或其它电子装置中的内部半导体集成电路。存在包含易失性存储器及非易失性存储器的许多不同类型的存储器。易失性存储器需要电力来维持其数据(例如主机数据、错误信息等等)且尤其包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)及同步动态随机存取存储器(SDRAM)。非易失性存储器可通过在被断电时留存存储数据而提供持久数据，且可尤其包含NAND快闪存储器、NOR快闪存储器、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、可擦除可编程ROM(EPROM)及电阻可变存储器(例如相变随机存取存储器(PCRAM)、电阻随机存取存储器(RRAM)及磁阻随机存取存储器(MRAM))。

快闪存储器装置可包含电荷存储结构(例如包含于浮动栅极快闪装置及电荷捕获快闪(CTF)装置中的电荷存储结构)，其可用作为广范围的电子应用的非易失性存储器。快闪存储器装置可使用允许高存储器密度、高可靠性及低功率消耗的单晶体管存储器单元。

可将一阵列架构中的存储器单元编程到目标电荷存储状态。例如，可将电荷放置于存储器单元的浮动栅极上或从存储器单元的浮动栅极移除电荷以使所述单元处于许多电荷存储状态中的一者。例如，可将单电平单元(SLC)编程到表示数据的两个单位中的一者(例如1或0)的两个电荷存储状态中的一者。可将多电平存储器单元(MLC)编程到两个以上电荷存储状态中的一者。例如，可将能够存储两个单位的数据的MLC编程到四个电荷存储状态中的一者，可将能够存储三个单位的数据的MLC编程到八个电荷存储状态中的一者，及可将能够存储四个单位的数据的MLC编程到十六个电荷存储状态中的一者。MLC可允许制造更高密度的存储器而不会增加存储器单元的数目，这是因为每一单元可表示一个单位以上的数据(例如一个以上位)。一些存储器装置可支持SLC操作及MLC操作两者及/或不同MLC数据密度。此广范围的操作会对数据路径设计产生不利影响。

附图说明

图1说明根据本发明的许多实施例的非易失性存储器阵列的一部分的示意图。

图2说明根据本发明的许多实施例的存储器架构的框图。

图3说明根据本发明的许多实施例的存储器架构的框图。

图4说明根据本发明的许多实施例的模块的框图。

图5说明根据本发明的许多实施例的数据交错及/或解交错的时序图。

图6说明根据本发明的许多实施例而操作的存储器设备的框图。

具体实施方式

本发明包含与数据交错模块相关的设备及方法。许多方法可包含：根据由设备支持的每存储器单元的多个数据密度中的选定者而使从总线接收的数据在模块之间交错；及将所述交错数据从所述模块传送到寄存器。使数据在总线与寄存器之间的模块之间交错可允许存储器装置支持不同存储器密度(例如每存储器单元的位数)且维持数据对准，而无需使用专门针对由所述存储器装置支持的每一相应存储器密度的不同数据路径或无需具有支持多个存储器密度的过度复杂的数据路径设计。

在本发明的以下详细描述中，参考构成本发明的一部分的附图，且在附图中，以说明的方式展示可如何实践本发明的一或多个实施例。足够详细地描述这些实施例以使所属领域的一般技术人员能够实践本发明的所述实施例，且应了解：可利用其它实施例；及可在不背离本发明的范围的情况下进行工艺改变、电性改变及/或结构改变。如本文中所使用，标号“B”、“N”、“M”、“P”及“W”(特定来说，与图式中的参考数字相关)指示：可包含某一数目个如此标示的特定特征。如本文中所使用，“某一数目个”特定事物可指代此类事物中的一或多者(例如，某一数目个存储器装置可指代一或多个存储器装置)。

本文中的图遵循编号惯例，其中首位或前几位数字对应于图号且剩余数字识别图式中的元件或组件。可通过使用类似数字而识别不同图之间的类似元件或组件。例如，100可参考图1中的元件“00”，且图6中的类似元件可被标注为600。将了解，可添加、交换及/或消除本文中的各种实施例中所展示的元件以便提供本发明的许多额外实施例。另外，将了解，图中所提供的元件的比例及相对尺度希望说明本发明的某些实施例，而不应以限制意义理解。