[发明专利]非易失性电荷俘获存储器件和逻辑CMOS器件的集成

说明书

相关申请的交叉引用

本申请是2008年8月4日递交的序列号为12/185,751的共同未决的美国申请的延续部分，其是2008年5月22日递交的、序列号为12/125,864的美国申请(现在是2012年1月10日公布的美国专利号8,093,128)的延续，其根据根据美国法典第35条119(e)款要求2007年5月25日递交的、列号为60/940,148的国临时专利申请和2007年5月25日递交的序列号为60/940,137的美国临时专利申请的优先权益，所有申请文件通过引用并入本文。

技术领域

本发明是在半导体器件的领域，更具体涉及与逻辑CMOS器件集成的非易失性电荷俘获存储器件。

背景

在集成电路中的缩放特性是更强大的电子器件的推动者。缩放到更小的特性增加了在给定的形状因素的功能单元的密度以及增加了器件的处理速度。然而，缩放器件也不是没有问题。例如，优化更小器件的性能变得越来越困难。这对于缩放非易失性电荷俘获存储器件尤其如此，其中因为器件被缩放，数据保留和感测变得越来越困难。

除了器件缩放之外，片上系统类型的体系结构也增加了电子器件的功能。这种体系结构可以例如与逻辑器件一起在同一个衬底上结合到存储器件以降低制造成本以及增加存储器和逻辑器件之间的通信带宽。

在片上系统体系结构中集成这些不同的器件是有问题的，因为关于逻辑MOS器件的制造过程可能妨碍存储器件的制造过程，并且反之亦然。例如，当在针对存储器件的介质堆栈的制造中集成逻辑MOS栅氧化处理模块时，这样的矛盾可能会发生。此外，逻辑器件的沟道和阱注入处理也可能对存储器件介质堆栈是不利的，存储器件介质堆栈对于形成逻辑器件的沟道和阱注入处理可能是有问题的。作为另一个示例，对于逻辑晶体管是有利的硅化物接触可能对非易失性电荷俘获存储器件产生不利影响。

此外，非易失性存储器件的操作可能需要应用相对高的电压(HV)，通常需要至少10V。然而，在缩放逻辑器件的制造中采用的常规处理通常优选在5V或更低的电压来进行器件操作。这种低电压器件可能缺少足够高的击穿电压以与存储器件直接连接。

附图简述

本发明的实施例通过以附图中的图形来进行示例的方式说明的，而不是限制，在附图中：

图1示出了根据本发明的特定实施例，描绘在对集成了逻辑MOS制造过程的非易失性电荷俘获存储器件的制造过程中所采用的特定模块的序列的流程图；

图2A和2B示出了根据本发明的特定实施例，描绘用于实现图1中示出的特定模块的将逻辑MOS栅极制造与非易失性电荷捕捉介质堆栈集成中的特定操作的序列的流程图；

图3A示出了根据本发明的实施例，表示半导体结构形成中的操作的剖视图，其中当遮掩氧化物覆盖在衬底的MOS和HV MOS区域时SONOS沟道注入被执行；

图3B示出了根据本发明的实施例，表示半导体结构形成中的操作的剖视图，其中形成SONOS电荷俘获介质堆栈，且MOS和HV MOS区域被清洗以准备形成第一栅极绝缘层；

图3C示出了根据本发明的实施例，表示半导体结构形成中的操作的剖视图，其中第一栅极绝缘层被形成覆盖MOS区域和HV MOS区域；

图3D示出了根据本发明的实施例，表示操作的剖视图，其中SONOS和HV MOS器件区域被遮掩，同时在MOS区域中的第一栅极绝缘层被在衬底的第三区域中打开以形成第二栅极绝缘层；

图3E示出了根据本发明的实施例，表示半导体结构形成中的操作的剖视图，其中第二栅极绝缘层被形成于MOS区域；

图3F示出了根据本发明的实施例，表示半导体结构形成中的操作的剖视图，其中SONOS氧化物阻挡层、HV MOS栅极绝缘层和MOS栅极绝缘层被氮化；

图3G示出了根据本发明的实施例，表示半导体结构形成中的操作的剖视图，其中栅极层被沉积；

图3H示出了根据本发明的实施例，表示半导体结构形成中的操作的剖视图，其中形成了栅电极；

图3I示出了根据本发明的实施例，表示半导体结构形成中的操作的剖视图，其中形成了侧壁间隔区；以及

图3J示出了根据本发明的实施例，表示半导体结构形成中的操作的剖视图，其中电荷俘获介质和栅极介质被移除相邻的侧壁间隔区以完成栅极堆栈的定义；